CN105740494B - 电子设计自动化方法及其装置 - Google Patents
电子设计自动化方法及其装置 Download PDFInfo
- Publication number
- CN105740494B CN105740494B CN201510977478.4A CN201510977478A CN105740494B CN 105740494 B CN105740494 B CN 105740494B CN 201510977478 A CN201510977478 A CN 201510977478A CN 105740494 B CN105740494 B CN 105740494B
- Authority
- CN
- China
- Prior art keywords
- file
- rule file
- rule
- design automation
- electronic design
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000013461 design Methods 0.000 title claims abstract description 179
- 238000000034 method Methods 0.000 title claims abstract description 68
- 238000010977 unit operation Methods 0.000 claims abstract description 36
- 238000012545 processing Methods 0.000 claims description 28
- 238000010586 diagram Methods 0.000 claims description 20
- 238000010200 validation analysis Methods 0.000 claims description 6
- 238000012795 verification Methods 0.000 claims description 3
- 238000004891 communication Methods 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 9
- 239000000284 extract Substances 0.000 description 8
- 230000015654 memory Effects 0.000 description 7
- 238000003860 storage Methods 0.000 description 7
- 238000000605 extraction Methods 0.000 description 5
- 101150097577 OPR1 gene Proteins 0.000 description 4
- 101150037114 OPR2 gene Proteins 0.000 description 4
- 101100028078 Oryza sativa subsp. japonica OPR1 gene Proteins 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 101150091890 OPR3 gene Proteins 0.000 description 3
- 101100028073 Oryza sativa subsp. japonica OPR11 gene Proteins 0.000 description 3
- 101100295825 Oryza sativa subsp. japonica OPR7 gene Proteins 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000012937 correction Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000002776 aggregation Effects 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000009897 systematic effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/10—Geometric CAD
- G06F30/13—Architectural design, e.g. computer-aided architectural design [CAAD] related to design of buildings, bridges, landscapes, production plants or roads
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/20—Design optimisation, verification or simulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Geometry (AREA)
- General Physics & Mathematics (AREA)
- Evolutionary Computation (AREA)
- General Engineering & Computer Science (AREA)
- Architecture (AREA)
- Civil Engineering (AREA)
- Structural Engineering (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
提供一种电子设计自动化装置和方法。该电子设计自动化方法包括:由处理器加载具有对参考设计文件的限制的规则文件;由处理器从加载的文件提取用于分别地执行限制的多个单元操作;以及由处理器基于多个单元操作之间的关系自动地形成与规则文件相对应的流程图。
Description
相关申请的交叉引用
本申请要求2014年12月24日向韩国知识产权局提交的韩国专利申请第10-2014-0188645号的优先权,该韩国专利申请的公开内容通过引用被整体并入于此。
技术领域
本发明构思涉及一种可以被容易地使用或者精确地生产设计的电子设计自动化装置和一种电子设计自动化方法。
背景技术
集成电路是在半导体材料的一个小板块(“芯片”)上的电子电路的集合。集成电路能够被高度地集成或者具有非常小的尺寸。因此,设计集成电路可能是困难的。电子设计自动化(EDA)是用于设计诸如印刷电路板和集成电路之类的电子系统的一个类别的软件工具。设计规则检查是下述EDA领域:其确定特定芯片的物理布局是否满足可以被存储在规则文件中的、被称作设计规则的一系列推荐的参数。光学规则检查用于预测由于工艺(process)邻近效应所造成的晶圆形状的故障。当集成电路的尺寸非常小(例如,20nm或者低于20nm)时,用于设计规则检查(DRC)或光学规则检查(ORC)的、以EDA工具语言编码的规则文件可能有数千行。因此,可能容易地发生代码错误,并且因此,很有可能的是:由于代码错误,使用规则文件制造的产品是有缺陷的。
发明内容
本发明构思的至少一个实施例提供一种易于使用或者能够精确地设计集成电路的电子设计自动化装置和一种电子设计自动化方法。
根据本发明构思的示例实施例,提供一种电子设计自动化方法,包括:由处理器加载具有对参考设计文件的限制的规则文件;由处理器从加载的文件提取用于分别地执行限制的多个单元(unit)操作;以及由处理器基于多个单元操作之间的关系来自动地形成与规则文件相对应的流程图。
根据本发明构思的示例实施例,提供一种电子设计自动化装置,包括:第一处理器,被配置为通过分析具有对参考设计文件的限制的规则文件来检测和校正规则文件的错误;和第二处理器,被配置为基于由规则文件处理单元处理的规则文件来生成关于集成电路的最终设计文件。第一处理器被配置为分析规则文件并且通过形成与规则文件相对应的流程图来检测和校正规则文件的错误。
根据本发明构思的示例性实施例,提供一种电子设计自动化方法,包括:自动地形成与具有对参考设计文件的限制的规则文件相对应的流程图;通过分析流程图来调试规则文件的错误以生成校正的规则文件;以及基于校正的规则文件来生成关于集成电路的最终设计文件。
根据本发明构思的示例实施例,提供一种由计算机使用以实施执行电子设计自动化的方法并且存储由计算机可执行的命令的非暂时型计算机可读存储介质,该方法包括:从以任意的语言编写的并且用于至少一个规则检查的规则文件提取每个层;基于从规则文件提取的层来形成点图;以及基于点图来形成与规则文件相对应的流程图。
根据本发明构思的示例实施例,提供一种形成集成电路的方法,该方法包括:自动地形成与具有对参考设计文件的限制的规则文件相对应的流程图;通过分析流程图来调试规则文件的错误以生成校正的规则文件;基于校正的规则文件来生成表示集成电路的最终设计文件;以及通过使用最终设计文件来制造集成电路。
根据本发明构思的示例实施例,提供一种检测与集成电路相关联的规则文件中的错误的方法。该方法包括:根据规则文件中的规则检查生成流程图;根据流程图确定第一输入;以及将第一输入与表示集成电路的参考设计文件的限制中的第二输入进行比较,以确定规则文件是否具有错误。
附图说明
根据结合附图以下详述的描述,将更清楚地理解本发明构思的示例实施例,在附图中:
图1是根据本发明构思的示例实施例的电子设计自动化方法的流程图;
图2是根据本发明构思的示例实施例的电子设计自动化装置的框图;
图3是由图2的规则文件处理单元所执行的操作的流程图;
图4和图5图示出根据本发明构思的示例实施例的、从规则文件提取层的示例;
图6是根据本发明构思的示例实施例的、形成流程图的方法的流程图;
图7图示出根据本发明构思的示例实施例的流程图的示例;
图8是根据本发明构思的示例实施例的规则文件的框图;
图9图示出根据本发明构思的示例实施例的规则检查;
图10是用于解释根据本发明构思的示例实施例的调试方法的图;
图11是根据本发明构思的示例实施例的自动设计自动化装置的框图;
图12图示出由图11的参考自动设计自动化装置所显示的屏幕的示例;
图13和图14是根据本发明构思的示例实施例的电子设计自动化方法的流程图;
图15和图16是根据本发明构思的示例实施例的电子设计自动化装置的框图;
图17是根据本发明构思的示例实施例的、制造集成电路的方法的流程图;以及
图18是根据本发明构思的示例实施例的、通过制造集成电路的方法制作的移动设备的框图。
具体实施方式
在下文,现在将参考其中示出了本发明构思的示例实施例的附图来更全面地描述电子设计自动化装置和方法。以单数形式使用的表述包含复数形式的表述,除非其在上下文中具有明确地不同的意义。除非另外定义,附图中的相同附图标记表示相同的要素。
图1是根据本发明构思的示例实施例的电子设计自动化方法的流程图。参考图1,电子设计自动化方法包括:加载具有对参考设计文件的限制的规则文件(操作S110);从加载的规则文件中提取用于分别地执行限制的多个单元操作(操作S120);以及基于单元操作之间的关系来自动地形成与规则文件相对应的流程图(操作S130)。
当前的电子设备包括各种集成电路。集成电路执行多个功能,但是因为小型化和高集成度,所以设计集成电路是困难的。已经开发了电子设计自动化技术以使集成电路的设计较容易。用于分层级地执行电子设计自动化的工具定义形成集成电路的组件,并且通过关于组件的迭代操作来设计集成电路。组件例如可以是有源区域、触点等等。参考设计文件是下述文件:该文件表示用于根据用户(例如,设计师)请求、通过使用电子设计自动化工具所设计的集成电路的设计。在规范(specification)中指定用户请求。可以通过例如使用图形数据系统(GDS)、加州理工中间格式(Caltech Intermediate Format,CIF)等等来创建参考设计文件。将GDS、CIF等等被创建为包括集成电路中所包括的各种组件的数据库。
规则文件是以任意的程序语言编写的。例如,可以以诸如标准验证规则格式(SVRF)语言和Tcl验证格式(TVF)语言之类的语言编写规则文件。可以生成规则文件以出于任意目的来改变关于参考设计文件的设计或者检查设计。例如,可以生成规则文件以执行设计规则检查(DRC)或光学规则检查(ORC)。参考设计文件的改变或检查可以被称为限制。用于DRC或ORC的限制例如可以指示其中有源区域之间的距离的值小于或等于预先确定的值的有源区域。
限制可以包括一个或多个规则检查。限制可以是宽度规则、间隔规则、包围(enclosure)规则等等。宽度规则指定设计中的对象的最小宽度。间隔规则指定设计中的两个相邻的对象之间的最小距离。包围规则可以指定诸如触点的一种类型的对象需要由另一个层以一些附加的余量来覆盖。如果参考设计文件违反了规则文件中的一个或多个设计规则,则根据参考设计文件制造的产品可能不适当地操作。可以通过由用户输入的规范来指定每个限制。实施用于执行电子设计自动化的工具的装置可以向用户提供接口以接收每个限制。在操作S110中,实施用于执行电子设计自动化的工具的装置的处理器加载规则文件,以验证规则文件是否是以诸如SVRF语言或TVF语言之类的兼容的语言编写的。处理可以通过将规则文件中的限制的格式与来自诸如SVRF和TVF之类的已知的语言的限制/规则的已知格式进行比较来执行该验证。在示例实施例中,处理器是微处理器的一部分。例如,可以通过由用于执行电子设计自动化的工具对规则文件执行文件打开(open)功能来加载规则文件。
在示例实施例中,设计规则是使得设计师能够验证掩模组或光掩模的正确性的、由半导体制造商提供的一系列参数。光掩模是定义用于半导体加工的光刻步骤的几何结构的一系列电子数据。掩模的示例包括p阱、n阱、有源区(active)、多晶硅、触点等等。设计规则的示例包括有源区至有源区间隔、阱至阱间隔、晶体管的最小沟道长度、最小金属宽度等等。
每个规则检查可以包括多个单元操作。在操作S120中,实施用于执行电子设计自动化的工具的装置的处理器从规则文件中提取多个单元操作。在以上描述的参考设计文件中,当检查其中有源区域之间的距离的值小于或等于预先确定的值的区域时,可以将下述操作包括在规则检查的单元操作中:将有源区域之间的距离与预先确定的值进行比较的操作,根据比较值设置与限制(或规则检查)相对应的至少一个有源区域的操作等等。在本示例实施例中,单元操作可以被称为单元层或单元操作层。稍后将详细地描述从规则文件中提取单元操作的示例。
在操作S130中,实施用于执行电子设计自动化的工具的装置的处理器基于所提取的单元操作之间的关系自动地形成与规则文件相对应的流程图。例如,当在单元操作2中计算单元操作1的输出时,单元操作1和单元操作2变为流程图的处理,并且流程图可以具有其中将指示单元操作1的处理和指示单元操作2的处理顺序地连结(link)的流线。稍后将详细地描述从规则文件中提取单元操作的示例。
可以通过图2的电子设计自动化装置200来执行图1的电子设计自动化方法。参考图2,电子设计自动化装置200包括规则文件处理单元210和电子设计自动化执行单元220。在示例实施例中,规则文件处理单元210和电子设计自动化执行单元220两者都是处理器。规则文件处理单元210通过分析具有对参考设计文件RDF的限制CON的规则文件RUF来检测和校正规则文件RUF的错误。能够使用规则文件RUF中的至少一个限制CON来分析参考设计文件RDF以确定参考设计文件RDF中的对象是否符合限制。当发现一个或多个对象不符合时,可以对参考设计文件RDF执行校正以生成符合限制的校正的参考设计文件。在示例实施例中,校正是光学邻近校正(OPC)。在下文中,为了方便解释起见,相同的附图标记用于指代在检测和校正规则文件RUF的错误前后的规则文件RUF。电子设计自动化执行单元220基于由规则文件处理单元210处理后的规则文件RUF,即,在分析规则文件RUF之后错误被校正的规则文件RUF来生成表示集成电路的最终设计文件FDF。
规则文件处理单元210包括层提取单元211和流程图形成单元212。在示例实施例中,层提取单元211和流程图形成单元212每个均是处理器。规则文件处理单元210通过从外部接收处理后的规则文件RUF来检测和校正规则文件RUF的错误,或者在基于参考设计文件RDF和限制CON生成规则文件RUF之后检测和校正错误。在后一种情况下,规则文件处理单元210进一步包括用于生成规则文件RUF的规则文件生成单元214。
层提取单元211从规则文件RUF中提取层。层提取单元211可以根据图3的方法提取规则文件RUF的每个层。参考图2和图3,在操作S121中,层提取单元211提取规则文件RUF的输出层。可以通过搜索规则文件RUF中所包括的程序代码之中的指示输出的程序代码来提取规则文件RUF的输出层。例如,当以诸如SVRF语言或TVF语言之类的语言编写规则文件RUF时,通过指示规则检查的程序代码所指定的层可以作为输出层被输出。输出层可以指示限制CON。在参考设计文件RDF中,当生成规则文件RUF以检查其中有源区域之间的距离的值小于或等于预先确定的值的有源区域时,输出层可以包括其中有源区域之间的距离的值小于或等于预先确定的值的有源区域。
在操作S122中,顺序地提取从规则文件RUF的输出层导出的单元操作(单元操作层)。例如,将有源区域之间的距离与预先确定的值进行比较的操作1和根据比较结果设置与限制(或规则检查)相对应的至少一个有源区域的操作2可以被包括在单元操作层中,以便检查其中有源区域之间的距离的值小于或等于预先确定的值的有源区域。在这种情况下,输出层可以指示其中有源区域之间的距离的值小于或等于预先确定的值的有源区域。在规则文件RUF中,从操作1导出操作2,并且从操作2导出输出层。从操作1导出操作2意指操作1是操作2的输入或源,并且从操作2导出输出层意指操作2是输出层的输入或源。在以上描述的示例中,顺序地提取输出层、操作2和操作1。
在操作S123中,层提取单元211可以从单元操作层的源之中提取不是从操作层导出的源作为规则文件RUF的输入(输入层)。根据限制或规则检查,输入层可以包括多个对象或源。层可以是形状、边缘或者边缘对的聚集(collection)。在以上描述的示例中,输入层可以包括参考设计文件RDF上的有源层(有源区域)。从前述的操作1导出输入层。不从其他单元操作层导出输入层中所包括的源。
图4和图5图示出根据示例实施例的、从规则文件RUF提取每个层的示例。参考图2、图4和图5,示例规则文件RUF是与用于下述区域(阴影区域)的检查或设计改变相关联的文件:在该区域中,在其中有源区和栅极彼此交叉的参考设计文件RDF的区域之中没有形成触点。如上所述,可以将检查或设计改变描述为限制CON。在图4中,有源区是层1LAY 1,栅极是层2LAY 2以及触点是层3LAY 3。在示例实施例中,有源区可以表示晶体管的源极电极或漏极电极,并且栅极可以表示晶体管的栅极电极。规则文件RUF的输入层(图5的输入)包括有源区A、栅极B以及触点C。可以执行三个单元操作层来检查这样的区域:在该区域中,在其中有源区A和栅极B彼此交叉的区域之中没有形成触点。通过使用参考设计文件RDF上的有源区A和栅极B作为源(例如,输入)执行逻辑合取(conjunction)(例如,逻辑与(AND))来执行操作1(例如,OPR1),以找出其中有源区A和栅极B彼此交叉的区域。通过使用栅极C的反值和触点B作为源执行逻辑合取来执行操作2(例如,OPR2),以找出其中在栅极B之中没有形成触点C的区域。通过使用操作1和操作2作为源执行逻辑合取来执行操作3(例如,OPR3),以找出这样的区域:在该区域中,在其中有源区A和栅极B彼此交叉的区域之中没有形成触点C。在操作3中,限制CON作为输出层被输出。输出能够指示限制CON。
在图4和图5中,层提取单元211通过搜索指示规则文件RUF的规则检查的程序代码来提取输出CON,提取从输出CON导出的操作3以及提取从操作3导出的操作1和操作2。在这种情况下,可以从操作1至操作3的源A、B、C、OPR1和OPR2之中提取不是从其他操作导出的源A、B和C作为输入。
返回参考图2,流程图形成单元212可以基于所提取的规则文件RUF和相应层之间的关系来形成流程图。可以通过图6的方法形成流程图。图6图示出根据本发明构思的示例实施例的、形成流程图的方法的示例。参考图2、图4和图6,在操作S131中,流程图形成单元212基于所提取的规则文件RUF的每个层来形成点图。在示例实施例中,使用诸如DOT语言之类的图形描述语言来形成点图。DOT是纯文本图形描述语言。DOT图形可以保存在具有.gv或.dot扩展名的文件中。DOT格式能够描述无向图或定向图。点图可以指代表示特定流程图的存储在DOT文件内的文本。文本可以包括图形的名称以及标识图形内的对象、在图形中的对象的顺序和那些对象之间的相互关系的一个或多个串。例如,诸如“a--b–c”之类的串能够指示对象“b”是对象“a”的孩子,并且对象“c”是对象“a”的孙子,而诸如“a->b->c”之类的更特定的串能够指示从对象“a”至对象“b”的数据流,以及从对象“b”至对象“c”的数据流。点图可以使用规则文件RUF的输入作为对象并且具有与单元操作之间的规则文件RUF的输入的处理流相对应的取向。例如,规则文件RUF可以是示出在对参考设计文件RDF的X和Y执行或(OR)操作之后所生成的输出Z的文件。在这种情况下,X和Y是输入,OR是单元操作以及Z是输出。可以生成点图来指示从输入X至输出Z的流和从输入Y至输出Z的流。
在操作S132中,流程图形成单元212自动地形成由点图指示的处理流作为图形化的流程图。例如,关于图5的示例,可以如图7中所图示地形成流程图。输入层包括输入(源)A、B和C,流线从输入A和B连接至指示操作1的处理OPR1,并且流线从输入B和C连接至指示操作2的处理OPR2。然后,流线从处理OPR1和OPR2连接至指示操作3的处理OPR3。由于流线从处理OPR3连接至指示输出的处理CON,所以可以形成关于图5的示例的流程图。
以上描述的流程图包括一个规则检查,但是本发明构思不限于此。例如,根据一个或多个示例实施例的规则文件RUF可以包括两个或更多个规则检查。参考图示出根据示例实施例的规则文件RUF的图8,规则文件RUF可以包括三个规则检查。
在图8的规则文件RUF中,输入变为规则检查1和规则检查2的源,规则检查1和规则检查2的输出变为规则检查3的源。因而,可以生成规则文件RUF的最终输出。例如,规则检查1可以与图5的规则检查相同。也就是说,规则检查1可以与和下述区域相关联的规则检查相同:在该区域中,在其中有源区和栅极彼此交叉的区域之中没有形成触点。规则检查2例如可以是与其中有源区域之间的距离的值小于或等于预先确定的值的有源区域相关联的规则检查。图9图示出下述示例:在该示例中,作为层1的有源区11、12、13和14之中的有源区域11和12之间的距离是d1,但是有源区21和22之间的距离是小于d1的d2。规则检查2可以用于检查距离小于d2的有源区。
规则检查3可以用于检查其中有源区域之间的距离的值小于或等于预先确定的值的有源区域以及其中在其中有源区和栅极彼此交叉的区域之中没有形成触点的区域。可以生成其中反映对规则检查3进行处理的结果的规则文件RUF。当规则文件RUF包括两个或更多个规则检查时,要被形成的流程图也可以包括两个或更多个规则检查。
在这种情况下,规则检查1至3可以包括在规则文件RUF中所包括的所有规则。关于所有的规则来形成流程图。然而,本发明构思不限于此。规则文件RUF可以另外包括除了规则检查1至3之外的规则检查。而且,可以在提取关于规则检查1至3的单元操作层之后,关于规则文件RUF的一些规则形成流程图。可以经由稍后要被描述的用户接口来显示流程图(图6的操作S133)。
返回参考图2,规则文件处理单元210进一步包括调试单元213。在示例实施例中,调试单元213是处理器。调试单元213通过分析流程图来检测和校正规则文件RUF的错误。例如,调试单元213可以通过将对被输入以生成规则文件RUF的参考设计文件的限制CON与关于规则文件RUF形成的流程图进行比较来执行调试。例如,调试单元213可以通过将规则文件RUF的输入与流程图的起始数据进行比较来分析是否生成具有精确的输入的规则文件RUF。
参考图示出调试操作的图10,可以输入限制CON以对输入A、B和D执行((AOR B)OR((AOR B)AND D))。如上所述,可以将限制CON作为规范来输入,如图10的部分(a)中所图示。参考图10的部分(b),通过以上描述的方法形成的流程图FLC的起始数据是A、B和C。调试单元213通过将规范中的输入与流程图FLC的起始数据进行比较来检测规则文件的错误。调试单元213可以报告输入具有错误,如图10的部分(c)中所图示。在示例实施例中,对参考设计文件的限制指定一个或多个第一输入,从规则文件RUF生成的流程图中的根节点表示一个或多个第二输入,以及当第一输入和第二输入匹配时,规则文件是正确的,而当第一输入和第二输入不匹配时,规则文件不正确。例如,图10的部分(a)示出参考设计文件的限制中的第一输入A、B和D,图10的部分(b)示出从规则文件RUF生成的流程图中的根节点之中的第二输入A、B和C,并且因为A、B和D与A、B和C不匹配,所以能够得出结论规则文件RUF具有错误。
调试单元213经由用户接口接收关于流程图FLC的反馈,并且可以基于关于流程图FLC的所接收的反馈来调试规则文件RUF的错误。
图11是根据本发明构思的示例实施例的自动设计自动化装置1000的框图。参考图11,电子设计自动化装置1000包括规则文件处理单元1110和电子设计自动化执行单元1120,如同图1的电子设计自动化装置200那样。图11的规则文件处理单元1110和电子设计自动化执行单元1120可以执行与图2的规则文件处理单元210和电子设计自动化执行单元220相同的操作。图11的电子设计自动化装置1000可以另外包括参考设计文件提供单元1130、用户接口单元1140和区域设置单元1150。
参考设计文件提供单元1130存储以上描述的参考设计文件RDF,并且可以根据请求向规则文件处理单元1110或电子设计自动化执行单元1120提供参考设计文件RDF。如上所述,参考设计文件RDF可以具有GDS格式等等。
用户接口单元1140可以向用户提供关于从规则文件处理单元1110输出的规则文件RUF的信息或由电子设计自动化执行单元1120生成的最终设计文件FDF。关于从规则文件处理单元1110输出的规则文件RUF的信息可以是与规则文件RUF、程序代码等等相关联的流程图。
用户接口单元1140可以包括显示器。用户接口单元1140支持有线/无线通信并且可以向外部源输出流程图或最终设计文件FDF。在示例实施例中,用户接口单元1140包括处理器、支持无线通信的收发器、存储器和显示器。而且,可以经由用户接口单元1140将以上描述的限制CON作为规范提供给规则文件处理单元1110。用户接口单元1140可以从用户接收关于流程图的反馈信号INS。
区域设置单元1150基于反馈信号INS生成控制信号XCTR。在示例实施例中,区域设置单元1150包括能够生成反馈信号INS的信号发生器电路。在示例实施例中,反馈信号INS指示(例如,识别)流程图的一个或多个部分。流程图的每个部分可以对应于不同的规则检查(例如图8的规则检查1至3)。规则文件处理单元1110可以响应于控制信号XCTR、经由用户接口单元1140向用户提供关于流程图中的指定的部分的程序代码。图12图示出由图11的自动设计自动化装置1000所显示的屏幕的示例。参考图11和图12,用户接口单元1140显示在其上显示有流程图的第一显示区域1141、在其上将流程图的每个部分作为按钮来提供的第二显示区域1142以及在其上提供与流程图的所有部分之中的指定的部分相关联的程序代码的第三显示区域1143。
如上所述,流程图可以包括多个规则检查,并且随着用户任意地触摸或点击在第一显示区域1141上显示的流程图中所包括的规则检查之中的规则检查,可以指定触摸的或点击的规则检查。用户可以通过触摸或点击在第二显示区域1142上显示的按钮之一来任意地指定规则检查。关于图8的示例,第二显示区域1142可以显示按钮1、2和3,使得在第一显示区域1141上显示规则检查1、2和3。例如,当用户点击按钮1时,在第一显示区域1141上显示与规则检查1相对应的流程图的部分或显示规则检查1。响应于对按钮1的点击,在第三显示区域1143上显示关于规则检查1的程序代码。
根据电子设计自动化装置和方法,当验证通过使用电子设计自动化工具所设计的编写规则时,可以通过使用自动地形成的系统化的流程图容易地检查代码错误等等,并且因此,可以精确地设计集成电路。在这种情况下,将形成的流程图与由用户输入的问题(matter)自动地进行比较,并且然后自动地调试规则文件RUF,这可以提高集成电路的设计精确度。因此,可以降低在产品的制造期间的缺陷(defect)率。而且,根据电子设计自动化装置和方法,当验证通过使用电子设计自动化工具编写所设计的规则时,通过使用自动地形成的系统化的流程图设计集成电路所花费的时间可以减少,并且可以容易地、精确地以及快速地设计集成电路,由此降低制造成本。
图13是根据本发明构思的示例实施例的电子设计自动化方法的流程图。参考图13,该电子设计自动化方法包括:从用于规则检查的以任意的语言编写的规则文件提取每个层(S1310);基于从规则文件提取的层形成点图(S1320);基于点图形成与规则文件相对应的流程图并且显示形成的流程图(S1330);接收关于流程图的第一部分的设置(S1340);显示关于流程图的第一部分的规则文件的程序代码(S1350);以及基于关于显示的程序代码的反馈来对规则文件执行调试(S1360)。
图14是根据本发明构思的示例实施例的电子设计自动化方法的流程图。参考图14,该电子设计自动化方法包括:自动地形成与具有对参考设计文件的限制的规则文件相对应的流程图(S1410);通过分析流程图来调试规则文件的错误(S1420);以及基于错误被校正的规则文件来生成关于集成电路的最终设计文件(S1430)。
已经通过以上电子设计自动化方法或电子设计自动化装置的描述详细地描述了图13和图14的电子设计自动化方法的每个操作,并且因此,将省略其详细描述。到此为止已经描述的电子设计自动化方法是用于由计算机执行电子自动设计的方法,并且可以被存储在其上记录有由计算机可执行以用于执行以上描述的方法的命令的计算机可读记录介质中。
图15是根据本发明构思的示例实施例的电子设计自动化装置1500的框图。参考图15,电子设计自动化装置1500包括处理器1510、存储单元1520、主存储器1530和用户接口1540。处理器1510执行或控制以下操作:从以上描述的规则文件提取层、形成流程图、调试等等。例如,处理器1510包括图2的规则文件处理单元210和电子设计自动化执行单元220,并且可以执行电子设计自动化方法。替换地,处理器1510可以控制由图2的规则文件处理单元210和电子设计自动化执行单元220执行的操作。可以将电子设计自动化工具存储在存储单元1520中。电子设计自动化工具可以包括图2的规则文件处理单元210和电子设计自动化执行单元220。而且,可以将执行电子设计自动化工具必需的文件或执行结果存储在存贮单元1520中,并且因此,可以将规则文件、参考设计文件、流程图等等存储在存储单元1520中。主存储器1530可以是动态随机存取存储器(DRAM)、静态RAM(SRAM)等等,并且可以被配置为加载存储在存储单元1520中的电子设计自动化工具、规则文件、参考设计文件等等,以便执行电子设计自动化工具。如上所述,用户接口1540可以接收用户的规范或反馈,或者可以向用户提供流程图、最终设计文件等等。用户接口1540可以包括用于显示关于规则文件自动地形成的流程图的显示仪(displayer)1541。在实施例中,显示仪1541是显示的图形窗口。
图16是根据本发明构思的示例实施例的电子设计自动化装置SEV的框图。参考图16,电子设计自动化装置SEV包括处理器1510、存贮单元1520和主存储器1530,如同电子设计自动化装置1500那样。电子设计自动化装置SEV包括接收/传送单元1550来代替用户接口1540。接收/传送单元1550可以从连接到网络NT的多个设备1600a和1600b接收用户的规范或反馈,或者可以向用户提供流程图、最终设计文件等等。在示例实施例中,接收/传送单元1550是网络接口卡或收发器。
图17是根据本发明构思的示例实施例的、制造集成电路的方法的流程图。参考图17,该方法包括:自动地形成与具有对参考设计文件的限制的规则文件相对应的流程图(S1710);通过分析流程图来调试规则文件的错误(S1720);基于错误被校正的规则文件来生成关于集成电路的最终设计文件(S1730);以及通过使用最终设计文件来制造集成电路(S1740)。如上所述,可以通过使用与规则文件相对应地形成的流程图并且对规则文件执行调试来生成最终设计文件。可以通过使用最终设计文件来制造集成电路。
图18是根据本发明构思的示例实施例的、通过制造集成电路的方法制造的移动设备1800的框图。参考图18,移动设备1800包括应用处理器1810、通信处理器1820、相机1830、显示器1840、通信调制解调器1850以及存储器1860和1870。例如,通信调制解调器1850可以使用射频(RF)进行通信。可以由移动设备1800中的应用处理器1810来执行应用。例如,当由相机1830捕捉到图像时,应用处理器1810将所捕捉的图像存储在存储器1870中并且可以在显示器1840上显示所存储的图像。应用处理器1810可以是通过图17的制造集成电路的方法所制造的集成电路或片上系统。可以根据通信处理器1820的控制经由通信调制解调器1850将所捕捉的图像传送到外部设备(未示出)。在这种情况下,通信处理器1820可以暂时地将图像存储在存储器1860中以便向外部传送图像。通信处理器1820可以控制通信以用于电话呼叫、数据接收/传送等等。
尽管已经参考本发明构思的示例实施例具体地示出和描述了本发明构思,但将理解的是,可以在不背离本发明构思的精神和范围的情况下在其中做出形式上和细节上的各种改变。
Claims (18)
1.一种电子设计自动化方法,包括:
由处理器加载具有对参考设计文件的限制的规则文件;
由处理器从加载的规则文件中提取用于分别地执行限制的多个单元操作;
由处理器基于多个单元操作之间的关系来自动地形成与规则文件相对应的流程图;
使用流程图和参考设计文件来校正加载的规则文件;
使用校正的规则文件来验证由参考设计文件表示的集成电路的布局;以及
当验证指示布局正确后,使用参考设计文件制造集成电路。
2.根据权利要求1所述的电子设计自动化方法,其中,提取包括:
提取规则文件的输出;以及
顺序地提取从规则文件的输出中导出的多个单元操作。
3.根据权利要求1所述的电子设计自动化方法,进一步包括:从多个单元操作的源之中提取不是从另一个单元操作导出的源来作为规则文件的输入。
4.根据权利要求1所述的电子设计自动化方法,其中,提取多个单元操作包括:提取关于规则文件中所包括的所有规则的多个单元操作,并且
自动地形成流程图包括:形成指示规则文件的所有规则的流程图。
5.根据权利要求1所述的电子设计自动化方法,其中,提取多个单元操作包括:提取关于规则文件中所包括的一些规则的多个单元操作,并且
自动地形成流程图包括:形成指示规则文件的一些规则的流程图。
6.根据权利要求1所述的电子设计自动化方法,其中,自动地形成流程图包括:基于具有与多个单元操作之间的规则文件的输入的处理流相对应的取向的点图来自动地形成流程图,其中,点图使用规则文件的输入作为对象。
7.根据权利要求1所述的电子设计自动化方法,进一步包括:
将流程图与经由用户接口输入的参考设计文件的限制进行比较;以及
根据比较的结果提取规则文件的错误。
8.根据权利要求7所述的电子设计自动化方法,其中,比较包括确定对参考设计文件的限制中所包括的源是否与流程图的起始数据一致。
9.根据权利要求7所述的电子设计自动化方法,进一步包括:调试规则文件的错误。
10.根据权利要求1所述的电子设计自动化方法,进一步包括:
经由用户接口显示流程图;以及
经由用户接口设置流程图的一部分;以及
显示与流程图的所设置的部分相对应的规则文件的程序代码。
11.根据权利要求1所述的电子设计自动化方法,进一步包括:
通过分析流程图来提取规则文件的错误;
校正所提取的错误以生成校正的规则文件;以及
基于校正的规则文件来生成表示集成电路的最终设计文件。
12.根据权利要求1所述的电子设计自动化方法,进一步包括:根据对参考设计文件的限制、通过使用标准验证规则格式(SVRF)语言或Tcl验证格式(TVF)语言来生成规则文件。
13.一种电子设计自动化方法,包括:
由处理器基于具有对参考设计文件的限制的规则文件自动地形成流程图;
通过由处理器比较流程图和参考设计文件来调试规则文件的错误以生成校正的规则文件;
由处理器基于校正的规则文件来生成表示集成电路的最终设计文件;以及
通过使用最终设计文件来制造集成电路。
14.一种电子设计自动化方法,该方法包括:
由处理器根据规则文件中的规则检查生成流程图;
由处理器根据流程图确定第一输入;以及
由处理器基于将第一输入与参考设计文件的限制中的第二输入进行比较的结果,来校正规则文件;
使用校正的规则文件来验证由参考设计文件表示的集成电路的布局;以及
当验证指示布局正确时,使用参考设计文件制造集成电路。
15.根据权利要求14所述的电子设计自动化方法,其中,当比较指示第一输入没有与所有第二输入匹配时,规则文件被校正。
16.根据权利要求14所述的电子设计自动化方法,其中,第一输入是流程图中的根节点。
17.根据权利要求14所述的电子设计自动化方法,进一步包括由处理器根据规则文件生成点图,其中,流程图是从点图生成的。
18.根据权利要求14所述的电子设计自动化方法,其中,规则文件和限制是标准验证规则格式(SVRF)或TcL验证格式(TVF)之一。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2014-0188645 | 2014-12-24 | ||
KR1020140188645A KR20160078032A (ko) | 2014-12-24 | 2014-12-24 | 전자 설계 자동화를 위한 장치 및 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN105740494A CN105740494A (zh) | 2016-07-06 |
CN105740494B true CN105740494B (zh) | 2020-11-17 |
Family
ID=56164475
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201510977478.4A Expired - Fee Related CN105740494B (zh) | 2014-12-24 | 2015-12-23 | 电子设计自动化方法及其装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US9836565B2 (zh) |
KR (1) | KR20160078032A (zh) |
CN (1) | CN105740494B (zh) |
TW (1) | TWI710951B (zh) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10496767B1 (en) * | 2016-07-05 | 2019-12-03 | Cadence Design Systems, Inc. | System and method for enhanced characterization for system identification of non-linear systems |
CN107092716A (zh) * | 2017-03-15 | 2017-08-25 | 郑州航空工业管理学院 | 一种电子设计的实现方法和装置 |
CN108133103B (zh) * | 2017-12-21 | 2021-07-30 | 大连芯巧电子科技有限公司 | 一种电子设计dfm检测系统、方法和介质 |
US10796059B2 (en) * | 2018-03-22 | 2020-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit layout generation method and system |
CN108509725B (zh) * | 2018-04-02 | 2021-06-29 | 中国科学院电子学研究所 | 可定制逻辑器件版图和网表的自动生成方法 |
CN108932584A (zh) * | 2018-06-15 | 2018-12-04 | 厦门集微科技有限公司 | 一种业务处理方法及装置 |
US10706204B2 (en) | 2018-10-02 | 2020-07-07 | International Business Machines Corporation | Automated generation of surface-mount package design |
CN112988143B (zh) * | 2021-05-10 | 2021-08-13 | 苏州贝克微电子有限公司 | Eda软件在芯片版图设计中的图形化二次开发方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5129046A (en) * | 1988-07-29 | 1992-07-07 | Hitachi, Ltd. | Method for automatically converting a data flow description of a source program directly into a function design chart |
CN102368276A (zh) * | 2011-09-14 | 2012-03-07 | 天津蓝海微科技有限公司 | 一种自动验证电学规则文件正确性的流程方法 |
CN102722610A (zh) * | 2012-05-29 | 2012-10-10 | 李姮乐 | 一种由流程图自动产生覆盖率代码的方法及装置 |
CN103544333A (zh) * | 2012-07-12 | 2014-01-29 | 台湾积体电路制造股份有限公司 | 半导体器件设计方法、系统和计算机程序产品 |
Family Cites Families (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63289608A (ja) * | 1987-05-21 | 1988-11-28 | Toshiba Corp | 運用制御装置 |
JPH032977A (ja) * | 1989-05-31 | 1991-01-09 | Toshiba Corp | 論理合成装置 |
JPH04111169A (ja) * | 1990-08-31 | 1992-04-13 | Ricoh Co Ltd | 回路設計方式 |
JPH06290235A (ja) | 1993-04-01 | 1994-10-18 | Mitsubishi Electric Corp | Lsiレイアウト検証テストデータ生成装置 |
US5706494A (en) * | 1995-02-10 | 1998-01-06 | International Business Machines Corporation | System and method for constraint checking bulk data in a database |
JPH1063699A (ja) | 1996-08-22 | 1998-03-06 | Mitsubishi Electric Corp | 半導体設計検証ルールファイル自動生成装置 |
US6117180A (en) * | 1997-02-24 | 2000-09-12 | Lucent Technologies Inc. | Hardware-software co-synthesis of heterogeneous distributed embedded systems for low overhead fault tolerance |
JPH11174659A (ja) | 1997-12-16 | 1999-07-02 | Sony Corp | マスクパタン検証装置とその方法、および、マスクパタン補正装置とその方法 |
US7129052B1 (en) | 2000-07-12 | 2006-10-31 | The United States Of America As Represented By The Department Of Health And Human Services | Peptides and their utility in modulation of behavior of cells expressing α3β1 integrins |
JP2002230070A (ja) | 2001-01-30 | 2002-08-16 | Mitsubishi Electric Corp | レイアウト検証装置およびレイアウト検証方法 |
US7082584B2 (en) * | 2003-04-30 | 2006-07-25 | Lsi Logic Corporation | Automated analysis of RTL code containing ASIC vendor rules |
JP2005031591A (ja) | 2003-07-11 | 2005-02-03 | Sharp Corp | フォトマスク検証方法 |
US7353468B2 (en) * | 2003-09-26 | 2008-04-01 | Ferguson John G | Secure exchange of information in electronic design automation |
JP2005275858A (ja) * | 2004-03-25 | 2005-10-06 | Fujitsu Ltd | 図面入力装置、図面入力プログラム |
EP1747520B1 (en) * | 2004-05-07 | 2018-10-24 | Mentor Graphics Corporation | Integrated circuit layout design methodology with process variation bands |
US20060090144A1 (en) * | 2004-10-27 | 2006-04-27 | Lsi Logic Corporation | Method of automating place and route corrections for an integrated circuit design from physical design validation |
JP2006318978A (ja) * | 2005-05-10 | 2006-11-24 | Toshiba Corp | パターン設計方法 |
JP2006350420A (ja) | 2005-06-13 | 2006-12-28 | Renesas Technology Corp | レイアウト検証用ルールファイルのテスト装置、テスト方法及びテストプログラム |
FR2897229B1 (fr) * | 2006-02-07 | 2008-06-13 | Thales Sa | Procede distribue d'allocation dynamique de ressources temps frequence |
US7886282B1 (en) * | 2006-03-31 | 2011-02-08 | Symantec Corporation | Augmenting signature-based technologies with functional flow graphs |
KR100877105B1 (ko) | 2007-06-27 | 2009-01-07 | 주식회사 하이닉스반도체 | 반도체소자의 패턴 검증 방법 |
JP2009020725A (ja) | 2007-07-12 | 2009-01-29 | Sanyo Electric Co Ltd | レイアウトデータの検証方法 |
US8214788B2 (en) * | 2008-03-08 | 2012-07-03 | Mentor Graphics Corporation | High-frequency VLSI interconnect and intentional inductor impedance extraction in the presence of a multi-layer conductive substrate |
JP2010287213A (ja) * | 2009-05-11 | 2010-12-24 | Nec Corp | ファイル変換装置、ファイル変換方法およびファイル変換プログラム |
KR20100127425A (ko) | 2009-05-26 | 2010-12-06 | 주식회사 동부하이텍 | 디자인 룰을 검증하는 방법 |
US8352887B2 (en) * | 2010-12-03 | 2013-01-08 | Synopsys, Inc. | High performance design rule checking technique |
TW201227375A (en) * | 2010-12-23 | 2012-07-01 | Advantech Co Ltd | Design guidance system and method for circuit board layout rule |
CN102591997B (zh) * | 2011-01-05 | 2014-02-26 | 上海华虹宏力半导体制造有限公司 | 多电压芯片设计的版图和原理图一致性比较方法 |
US8769475B2 (en) * | 2011-10-31 | 2014-07-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method, system and software for accessing design rules and library of design features while designing semiconductor device layout |
CN102663170B (zh) * | 2012-03-21 | 2014-08-20 | 上海复旦微电子集团股份有限公司 | 集成电路版图设计最小通孔数目设计规则的检查方法 |
US8793243B2 (en) * | 2012-04-26 | 2014-07-29 | Sap Ag | Rule-based extendable query optimizer |
US9182952B2 (en) * | 2013-06-04 | 2015-11-10 | Qualcomm Incorporated | Automated graph-based programming |
WO2016041594A2 (en) * | 2014-09-17 | 2016-03-24 | Siemens Aktiengesellschaft | Method and digital tool for engineering software architectures of complex cyber-physical systems of different technical domains |
US9424112B1 (en) * | 2015-10-01 | 2016-08-23 | Emc Corporation | Execution plan generator and execution engine for interfacing with application programming interfaces |
-
2014
- 2014-12-24 KR KR1020140188645A patent/KR20160078032A/ko active IP Right Grant
-
2015
- 2015-08-12 US US14/824,529 patent/US9836565B2/en not_active Expired - Fee Related
- 2015-12-11 TW TW104141616A patent/TWI710951B/zh not_active IP Right Cessation
- 2015-12-23 CN CN201510977478.4A patent/CN105740494B/zh not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5129046A (en) * | 1988-07-29 | 1992-07-07 | Hitachi, Ltd. | Method for automatically converting a data flow description of a source program directly into a function design chart |
CN102368276A (zh) * | 2011-09-14 | 2012-03-07 | 天津蓝海微科技有限公司 | 一种自动验证电学规则文件正确性的流程方法 |
CN102722610A (zh) * | 2012-05-29 | 2012-10-10 | 李姮乐 | 一种由流程图自动产生覆盖率代码的方法及装置 |
CN103544333A (zh) * | 2012-07-12 | 2014-01-29 | 台湾积体电路制造股份有限公司 | 半导体器件设计方法、系统和计算机程序产品 |
Also Published As
Publication number | Publication date |
---|---|
TW201636882A (zh) | 2016-10-16 |
CN105740494A (zh) | 2016-07-06 |
KR20160078032A (ko) | 2016-07-04 |
US9836565B2 (en) | 2017-12-05 |
TWI710951B (zh) | 2020-11-21 |
US20160188773A1 (en) | 2016-06-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN105740494B (zh) | 电子设计自动化方法及其装置 | |
US9672611B2 (en) | Pattern analysis method of a semiconductor device | |
US9405612B2 (en) | Fault repair apparatus, fault repair method and storage medium storing fault repair program | |
JP2010506336A (ja) | 電子設計自動化における特性 | |
US8572533B2 (en) | Waiving density violations | |
CN111859827A (zh) | 一种芯片ip集成方法、装置及电子设备和存储介质 | |
US9898567B2 (en) | Automatic layout modification tool with non-uniform grids | |
US8935643B2 (en) | Parameter matching hotspot detection | |
US10628550B2 (en) | Method for designing an integrated circuit, and method of manufacturing the integrated circuit | |
JP2008015688A (ja) | 半導体装置の検証システムおよび半導体装置の製造方法 | |
CN112270146B (zh) | 工艺设计工具包开发方法、装置、电子设备及存储介质 | |
US20110145770A1 (en) | Device Annotation | |
US7467365B2 (en) | Sanity checker for integrated circuits | |
US20140189613A1 (en) | Voltage-related analysis of layout design data | |
CN117435483A (zh) | 基于Formal工具的仿真验证激励生成方法、装置、介质及终端 | |
US20150143317A1 (en) | Determination Of Electromigration Features | |
CN112347735A (zh) | 标准单元的检测方法和生成方法、介质、及设备 | |
CN106897504B (zh) | 对ip模块进行开发形成参数化单元的方法 | |
US7073152B2 (en) | System and method for determining a highest level signal name in a hierarchical VLSI design | |
US8694926B2 (en) | Techniques for checking computer-aided design layers of a device to reduce the occurrence of missing deck rules | |
US7823015B2 (en) | Method and device for determining a full error description for at least on part of a technical system computer program element and computer-readable storage medium | |
US8458632B2 (en) | Efficient slack projection for truncated distributions | |
KR101051687B1 (ko) | 리버스 마스크 툴링 스펙을 이용한 마스크 데이터 검증 시스템 | |
JP4946655B2 (ja) | 設計支援プログラム、該プログラムを記録した記録媒体、設計支援装置および設計支援方法 | |
US9754071B1 (en) | Integrated circuit (IC) design analysis and feature extraction |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20201117 Termination date: 20211223 |