JP2008015688A - 半導体装置の検証システムおよび半導体装置の製造方法 - Google Patents

Abstract

【課題】高精度に動作検証を行うことができる。
【解決手段】パターンマッチング検証システム１５によって干渉パターン情報１７が出力され、物理検証システム１６によって、干渉パターン情報１７とデザインルール１１とがコンパイルされることによって干渉パターン情報１７に適用されるデザインルールが抽出され、デザインルールを参照して、比較セルリスト１３と干渉パターン情報１７との間にてデザインルールの検証が行われる。これにより、物理検証システムにおいて、比較セルリストに関するデータを読み飛ばされずにレイアウトデータの物理検証を行うことが可能となる。
【選択図】図１

Description

本発明は半導体装置の検証システムおよび半導体装置の製造方法に関し、特に半導体装置のレイアウト設計によって生成されたレイアウトデータを検証する半導体装置の検証システムおよび半導体装置の製造方法に関する。

半導体技術の進展により、例えば、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のトランジスタの数に関していえば、当初、１０００個程度だったものが、今日では１０００万個から数億個のトランジスタを搭載できるようになった。

また、当初、ＬＳＩの設計は、人手によって行われることが主流であった。ところが、このように、ＬＳＩの高集積化が進むと、人手による設計では限界があり、人手に代わってコンピュータを用いた自動設計が利用されるようになった。近年では、コンピュータによるＬＳＩの設計に、ＥＤＡ（Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｃ）と呼ばれる自動設計支援開発ツールが用いられている。（特許文献１参照）。

このＥＤＡが利用されているＬＳＩの設計には、機能・論理設計、レイアウト設計などの工程がある。以下に、ＥＤＡを利用したＬＳＩの設計について簡単に説明する。
まず、機能・論理設計において、所望のＬＳＩの動作仕様に合わせて、ハードウェア記述言語（ＨＤＬ：Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）であるＶｅｒｉｌｏｇ ＨＤＬなどを使用して、論理回路が生成される。そして、生成された論理回路は、所望のＬＳＩのハードウェア記述言語に対して論理的に等価であることの検証が行われる。

このように、機能・論理設計にて生成された論理回路の検証を行って、問題が無かった場合は、次に、論理回路に対して、レイアウト設計が行われる。
なお、ＬＳＩ上のトランジスタは、例えば、シリコンウェハ上にエピタキシャル成長、イオン注入、イオン拡散、エッチングなどの処理を行うことによって製造される。このトランジスタが製造される時、処理工程ごとに、処理のパターンに対応したマスクが必要になり、そのマスクは処理工程ごとに１枚ずつ使用される。

図８、図９は、チップレイアウトのデータ階層の模式図である。
このレイアウト設計では、まず、１つのチップ１００全体をそのままレイアウト設計するのではなく、図８、図９に示すように、１つのチップ１００を機能的や論理的なまとまりによって小さい単位（以後、セルと呼ぶ。）に細分化する。細分化された個々のセルが任意の位置に配置した後、セル間を配線することにより、階層的にレイアウトが行われる。このように階層的にレイアウトが行われることによって、１つのチップ１００がレイアウトされ、ＬＳＩの製造にて利用されるマスクパターンデータ（レイアウトデータ）が生成される。そして、このレイアウトデータに基づき、ＬＳＩが製造される。

その後、レイアウト設計によって生成されたレイアウトデータは、そのレイアウトデータに基づきＬＳＩが正しく製造され、また、製造されたＬＳＩが正しく動作するかといった製造妥当性が確認される。

図１０は、従来の物理検証システムの概念図である。
図１０に示すように、レイアウト設計によって生成されたレイアウトデータ２０１が、一般的なＬＳＩの標準規則（デザインルール２０２）を満足するか否かを、物理検証システム２０５を用いて検証される。

また、物理検証システム２０５の実施について、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、実際のプロセスとしては製造可能ではあるが、デザインルール２０２に則らないデータが含まれている。この場合、予め、そのようなデータを除外するセルとして、除外対象セルリスト２０３に設定される。除外対象セルリスト２０３を設定することにより、検証の際、物理検証システム２０５において、レイアウトデータ２０１のうち除外対象セルリスト２０３のデータが読み飛ばされ、読み飛ばされた分の処理が簡略化され、検証効率が高まる。

以上のような検証方法によって、レイアウト設計によって生成されたレイアウトデータ２０１が検証される。そして、その検証結果は、用いる物理検証システム２０５に応じて、エラーデータがサマリファイル２０６として出力される。

なお、物理検証システム２０５として、例を挙げると、生成されたレイアウトデータ２０１がデザインルール２０２を満足しているかどうかを検証するＤＲＣ（Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ）、レイアウト設計結果が回路設計の結果と一致しているかを検証するＬＶＳ（Ｌａｙｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ）などが挙げられる。

以上のように、ＬＳＩの高集積化が進む中、人手に代わって、ＥＤＡを利用することによって、ＬＳＩの設計を効率よく行うことが可能となった。
特開２００４−１３２６４号公報

しかし、レイアウトデータから除外対象セルリストのデータを読み飛ばして、処理を行う物理検証システムにおいて、以下のような問題点があった。
まず、除外対象セルリストのデータの読み飛ばしによる処理の簡略化に関して、除外対象となるセルは、そのデータが改変されていないということを前提としている。このため、除外対象となるセルが改変されている場合でも、読み飛ばされて処理が行われるために、セルの改変が検出されないという問題がある。

この問題の解決手段の１つに、レイアウト設計にて生成されたレイアウトデータと一般的なＬＳＩのレイアウトのデータとのパターンのマッチングを行って、差分が無いことの確認を行う検証方法（ＬＶＬ：Ｌａｙｏｕｔ Ｖｅｒｓｕｓ Ｌａｙｏｕｔ）がある。一般に、このＬＶＬを用いた検証方法では、生成されたレイアウトデータにおいて除去対象となるセルから下の階層が検証対象となる。このため、除去対象に指定されたセルの上位階層に、外部からの配線などの干渉が発生している場合は、その干渉を検出することができないという問題が生じる。

また、レイアウトの各セルは、外部と配線を行う必要があるため、必ず何等かの干渉を受けることになる。しかし、除外対象となるセルは、処理の際、読み飛ばされてしまうため、除外対象となるセルに対する外部からの必要な干渉および不必要な干渉の確認が行われなくなるという問題がある。

この問題の解決手段の１つとして、除外対象となるセルに対して、必要な干渉および不必要な干渉の確認を行うために、除外対象となるセル領域に、干渉禁止領域の設置や干渉を検出するデザインルールを新たに設定するという手段がある。しかし、干渉禁止領域の設定は、レイアウト面積が増大し、干渉可能領域との兼ね合いを考慮する必要などの複雑さも増大し、また処理時間が増大して検証精度が低下してしまう可能性が高くなるという問題が新たに発生する。

また、物理検証システムにＬＶＳを用いた回路情報抽出工程において、一般的なＬＳＩの回路情報と比較するための抽出の起点となる階層を指定する方法が従来から存在している。しかし、この方法では、指定したセルの上位階層と起点となる階層のデータとに干渉が発生した場合、その干渉が発生したデータを指定階層の上下のどちらに抽出するのが明確にならず、処理が曖昧であり、ユーザの思惑とは異なる場合が存在するという問題がある。

また、物理検証システムでは、複雑な形状を有する素子などにおいて、従来のデザインルールによる抽出は困難であるという問題が存在する。例えば、物理検証システムにＬＶＳを用いた場合では、インダクタ（Ｉｎｄｕｃｔｏｒ）の配線層は渦巻状に配置するが、この巻き数をレイアウトデータから抽出することは大変難しい。そして、先端テクノロジではトランジスタ（Ｔｒａｎｓｉｓｔｏｒ）の各種パラメータの抽出精度を高めるために、様々な部分の情報をパラメータとして抽出するが、これをデザインルールとして記述し、マッチング結果を抽出することは非常に困難である。また、物理検証システムにＤＲＣを用いた場合では、レイアウトの形状そのものを規定する必要があるセルが存在する、例えば、アナログ素子などは、製造歩留まりや特性保障の観点から特定の形状であることが要求される。しかし、デザインルールは主として、パターン自身の、あるいは相関における最小値あるいは最大値で表現されるために、形状自身を規定することを得意としていないために、形状をデザインルールで規定することは非常に困難である。

また、様々な種類のセルを１つのチップに搭載する場合、それぞれのセルごとにデザインルールが存在し、各デザインルールの基準が互いに干渉する場合がある。または、特定のセルにおいてデザインルールが逸脱することを許容したい場合などもある。これらのような場合、除外対象となるセルの設定や除外対象となるセルへの干渉に関する追加検証を行う必要があるが、既述の通り除外対象となるセルを考慮した検証には問題が多く存在する。

本発明は上記のような問題点に鑑みてなされたものであり、レイアウト設計の検証を高精度に行うことができる半導体装置の検証システムおよび半導体装置の製造方法を提供することを目的とする。

本発明では上記課題を解決するために、半導体装置のレイアウト設計によって生成されたレイアウトデータを検証する半導体装置の検証システムにおいて、図１に示すように、レイアウトデータ１２と、一般的な半導体集積回路のレイアウトデータを有する比較元レイアウトデータ１４との、レイアウトデータ１２から抽出されたセルを有する比較セルリスト１３のデータについて、適合検証が行われ、適合検証結果および干渉パターン情報１７が出力されるパターンマッチング検証システム１５と、一般的な半導体集積回路のデザインルール１１から干渉パターン情報１７に適用される干渉パターンデザインルールが抽出され、干渉パターンデザインルールを用いた、レイアウトデータ１２、干渉パターン情報１７および比較セルリスト１３のデザインルール検証による検証結果と、比較セルリスト１３とレイアウトデータ１２との適合検証が行われることによって、不適合データの不適合レイアウトデータおよび適合データの適合レイアウトデータが抽出され、デザインルール１１を用いた、不適合レイアウトデータおよび適合レイアウトデータのデザインルール検証による検証結果と、を出力する物理検証システム１６と、を有することを特徴とする半導体装置の検証システムが提供される。

上記の検証システムによれば、パターンマッチング検証システム１５によって干渉パターン情報１７が出力され、物理検証システム１６によって、干渉パターン情報１７とデザインルール１１とがコンパイルされることによって干渉パターン情報１７に適用されるデザインルールが抽出され、デザインルールを参照して、比較セルリスト１３と干渉パターン情報１７との間にてデザインルールの検証が行われる。

また、本発明では、レイアウトデータと、一般的な半導体集積回路のレイアウトデータを有する比較元レイアウトデータとの、前記レイアウトデータから抽出されたセルを有する比較セルリストのデータについて、適合検証が行われ、適合検証結果および干渉パターン情報を出力するパターンマッチング検証システムの工程と、前記半導体集積回路のデザインルールから前記干渉パターン情報に適用される干渉パターンデザインルールが抽出され、前記干渉パターンデザインルールを用いた、前記レイアウトデータ、前記干渉パターン情報および前記比較セルリストのデザインルール検証による検証結果と、前記比較セルリストと前記レイアウトデータとの適合検証が行われることによって、不適合データの不適合レイアウトデータおよび適合データの適合レイアウトデータが抽出され、前記デザインルールを用いた、前記不適合レイアウトデータおよび前記適合レイアウトデータのデザインルール検証による検証結果と、を出力する物理検証システムの工程とを有することを特徴とする半導体装置の製造方法が提供される。

上記の製造方法によれば、パターンマッチング検証システムによって干渉パターン情報が出力され、物理検証システムによって、干渉パターン情報と第１のデザインルールとがコンパイルされることによって干渉パターン情報に適用される第２のデザインルールが抽出され、第２のデザインルールを参照して、比較セルリストと干渉パターン情報との間にてデザインルールの検証が行われる。

本発明では、パターンマッチング検証システムによってレイアウトデータに対する干渉パターン情報を出力することができ、物理検証システムによって、一般的な半導体集積回路のデザインルールから干渉パターン情報に適用される干渉パターンデザインルールが抽出でき、この干渉パターンデザインルールを用いた、レイアウトデータ、干渉パターン情報および比較セルリストのデザインルール検証によって検証結果が出力でき、比較セルリストとレイアウトデータとの適合検証が行われることによって、不適合データの不適合レイアウトデータおよび適合データの適合レイアウトデータを抽出することができ、デザインルールを用いた、不適合レイアウトデータおよび適合レイアウトデータのデザインルール検証によって検証結果が出力できるようにした。これにより、物理検証システムにおいて、比較セルリストに関するデータを読み飛ばされずにレイアウトデータの物理検証を行うことが可能となる。

以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、本発明の概要について以下に説明する。
図１は、本発明における検証システムを概略的に示した図、図２は、パターンマッチング検証システムを概略的に示した図、図３は、物理検証システムを概略的に示した図、図４は、レイアウトデータによって設計される半導体集積回路を概略的に示した図である。
また、図５〜図７は、本発明の実施の形態における模式図である。

本発明は、図１に示すように、レイアウト設計によって生成されたレイアウトデータ１２の検証を行うために、パターンマッチング検証システム１５と物理検証システム１６とにより本発明の検証システム１０が構成されている。このパターンマッチング検証システム１５によって、干渉パターン情報１７が抽出され、そして、物理検証システム１６では、干渉パターン情報１７も含めて検証が行われる。なお、レイアウトデータ１２においては、図４に示すように、階層的にレイアウトされたチップ１００であり、２−Ａ階層１０１ａを指定セルとする。

以下に、本発明における検証システムの詳細について説明する。
まず、図２に示すように、パターンマッチング検証システム１５の工程について以下に説明する。

レイアウトデータ１２から、後に比較元レイアウトデータ１４と比較するセルを抽出し、そのセルのデータを備えた比較セルリスト１３を作成する。なお、比較対象とするセルを、指定セル２−Ａ階層１０１ａを含む下位階層までのデータとする。

レイアウトデータ１２、比較元レイアウトデータ１４、比較セルリスト１３をパターンマッチング検証システム１５に入力する。
そして、比較セルリストのデータにおけるレイアウトデータおよび比較元レイアウトデータ適合検証手段１５ｂによって、図５に示すように、比較セルリスト１３によって指定されるセル（ここでは、２−Ａ階層１０２ａを含む下位階層まで）について、レイアウトデータ１２と比較元レイアウトデータ１４とが適合したデータは、適合検証結果２０として出力される。

一方、適合しなかった、比較元レイアウトデータ１４には存在しないデータは、図６に示すように、比較セルリスト１３の指定セル２−Ａ階層１０１ａの周囲および指定セル２−Ａ階層１０１ａに直接外部から重なるような干渉のパターン（図６では、レイヤ２０ａ，２０ｂ，２１ｂ）が干渉パターン情報１７として抽出される。

次に、図３に示すように、物理検証システム１６の工程について以下に説明する。
パターンマッチング検証システム１５にて得られた干渉パターン情報１７、デザインルール１１、レイアウトデータ１２、比較セルリスト１３を物理検証システム１６に入力する。

物理検証システム１６では、まず、干渉パターン情報１７に関して、デザインルール１１と共にデザインルール抽出手段１６ａが実行される。デザインルール抽出手段１６ａの結果、干渉パターン情報１７に適用する干渉パターンデザインルール１１ａが抽出される。一方、比較セルリスト１３および干渉パターン情報１７を合わせることによって、干渉パターン情報および比較セルリスト１７ａが生成される。干渉パターン情報および比較セルリスト１７ａは、図７に示すように、指定セル２−Ａ階層１０１ａおよび３−Ａ階層１０３ｂと、指定セル２−Ａ階層１０１ａおよび３−Ａ階層１０３ｂの周囲に外部から重なるレイア２０ａ，２０ｂ，２１ｂとにより構成される（図７における実線で囲んだ領域。）。さらに、この生成された干渉パターンデザインルール１１ａによって、レイアウトデータ１２、干渉パターン情報および比較セルリスト１７ａにデザインルール検証手段１６ｂが行われ、検証結果がサマリファイル１８に出力される。

一方、レイアウトデータ１２と比較セルリスト１３とを比較し、適合しないデータを不適合レイアウトデータ１２ａ、適合するデータを適合レイアウトデータ１２ｂとして抽出する。そして、デザインルール１１を参照して、不適合レイアウトデータ１２ａおよび適合レイアウトデータ１２ｂにデザインルール検証手段１６ｄが行われ、検証結果はサマリファイル１８に出力される。

このように、パターンマッチング検証システム１５および物理検証システム１６によりレイアウトデータ１２の検証が行われ、検証結果がサマリファイル１８に出力される。なお、回路情報の検証について、検証し抽出する時は、検証結果は抽出回路情報１９に出力される。

以上のことから、本発明の検証システム１０において、物理検証システム１６の前工程に、パターンマッチング検証システム１５を設置することによって、レイアウトデータ１２は、比較セルリスト１３を参照して、比較元レイアウトデータ１４と適合検証が行われる。この結果、レイアウトデータ１２内の比較セルリスト１３に対するデータが改変された場合でも、確認することができる。

また、本発明の検証システム１０のパターンマッチング検証システム１５において、比較セルリストのデータにおけるレイアウトデータおよび比較元レイアウトデータ適合検証手段１５ｂの結果、干渉パターン情報１７が自動的に抽出される。その後、物理検証システム１６において、比較セルリスト１３および干渉パターン情報１７にデザインルール検証手段１６ｂが行われ、指定セル２−Ａ階層１０１ａを含む下位階層までに対し必要な干渉および不必要な干渉の確認を行うことが可能になる。指定セル２−Ａ階層１０１ａを含む階層に対する干渉を確認することができるため、レイアウトを行う際の干渉領域を設置する必要がなくなる。

また、本発明の検証システム１０で、物理検証システム１６にＬＶＳを用いると、パターンマッチング検証システム１５を経て抽出された階層に対する回路情報と、その階層に干渉するパターンに関する回路情報を区別することが可能となる。よって、指定した階層の上位階層と起点となる階層のデータとに干渉が発生した場合、その干渉のデータが指定階層の上下のどちらに抽出されているのかが不明確であったが、本発明の検証システム１０により、より正確な回路情報の抽出が可能となる。

また、本発明の検証システム１０により、パターンマッチング検証システム１５において、比較セルリストにおけるデータのレイアウトデータおよび比較元レイアウトデータ適合検証手段１５ｂにおいて、検証され出力されるデータを予め準備することによって、複雑な形状を有する素子の抽出が可能となる。なお、比較元レイアウトデータ１４および予め準備するデータをパラメータ化して登録することによって、データの汎用性を持たせることが可能となる。

また、これらの機能を組み合わせることによって１つのレイアウトに複数のデザインルールに基づくレイアウトを混載しても、検証を行うことが可能な仕組みを構築することが可能となった。

一方、本発明の検証システム１０を、以下のように運用することも可能である。
比較セルリスト１３の指定セルのみを比較検討することによって、比較元レイアウトデータ１４は汎用性を持たせることが可能となる。また、比較セルリスト１３はワイルドカードなどによりセル名を指定することによって、比較元レイアウトデータ１４も、その一部または全てをパラメータ化表記することができ、比較元レイアウトデータ量を削減できる。さらに、比較元レイアウトデータ１４は、データベース化および暗号化することにより、外部顧客への提供など用途を拡大することが可能となる。

また、デザインルール抽出手段１６ａを行うことにより、干渉パターン情報１７に適用する干渉パターンデザインルール１１ａを抽出したが、この代わりに、干渉パターン情報１７に適用するもしくは適用しないデザインルールをユーザが外部から指定し、選択的に使用することが可能である。さらに、パターンマッチング検証システム１５が実施されたセルのみに対して別途準備したデザインルールを適用することも可能である。

一方、干渉パターン情報１７に対し、外部との重なりを持つことが可能な干渉パターンおよびその座標を予め指定しておき、抽出された干渉パターン情報１７およびその座標情報が、予め指定しておいた干渉パターンおよびその座標に合致するかどうかを検証することにより干渉パターン情報１７自身の検証を行うことができる。これは想定されたセルの端子以外の配線を確認する時に有効な手段である。

この干渉パターン情報１７の検証機能を、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＳｔｒｕｃｔｕｒｅｄ ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に利用することによって検証工程を大幅に削減することが可能となる。以下にその例を挙げる。

ベースとなるレイアウトデータ１２を比較セルリスト１３として登録し、このレイアウトデータ１２に対して、物理検証システム１６を事前に完了しておく。そして、ユーザはレイアウト可能な配線領域のみをレイアウトする。この配線領域のみのレイアウトのデータ量はレイアウト全体に対して非常に小さい。完成した配線領域のみのレイアウトに対して物理検証システム１６を実施すると、ベースとなるレイアウトデータは同様に比較検証が行われ、配線領域に関わる検証のみを選択的に実施することが可能となる。

また、本発明の検証システム１０を利用することによって、以下のように、レイアウトの修正後の検証システム１０を短時間で行うことが可能となる。例えば、あるレイアウトに対して検証システム１０を実施した結果、修正すべき箇所が発生した場合とする。その箇所を修正した後、再度、検証システム１０を実施する必要があるが、修正箇所に関わる検証のみを選択的に実施できれば短時間で検証することができる。この場合、修正前のレイアウトを比較セルリスト１３として登録し、修正後のレイアウトとの差分を干渉情報として抽出する。この干渉情報に関わるデザインルールのみを物理検証システム１６で実施することにより選択的な検証が可能となる。

（付記１） 半導体装置のレイアウト設計によって生成されたレイアウトデータを検証する半導体装置の検証システムにおいて、
前記レイアウトデータと、一般的な半導体集積回路のレイアウトデータを有する比較元レイアウトデータとの、前記レイアウトデータから抽出されたセルを有する比較セルリストのデータについて、適合検証が行われ、適合検証結果および干渉パターン情報が出力されるパターンマッチング検証システムと、
前記半導体集積回路のデザインルールから前記干渉パターン情報に適用される干渉パターンデザインルールが抽出され、前記干渉パターンデザインルールを用いた、前記レイアウトデータ、前記干渉パターン情報および前記比較セルリストのデザインルール検証による検証結果と、前記比較セルリストと前記レイアウトデータとの適合検証が行われることによって、不適合データの不適合レイアウトデータおよび適合データの適合レイアウトデータが抽出され、前記デザインルールを用いた、前記不適合レイアウトデータおよび前記適合レイアウトデータのデザインルール検証による検証結果と、を出力する物理検証システムと、
を有することを特徴とする半導体装置の検証システム。

（付記２） 前記パターンマッチング検証システムにて、前記適合検証によって一致するデータを用いて階層を構築し、前記階層に干渉するデータを出力することを特徴とする付記１記載の半導体装置の検証システム。

（付記３） 前記干渉パターン情報に基づいて、複数のデザインルールを準備し、選択的に用いることを特徴とする付記１記載の半導体装置の検証システム。
（付記４） 前記比較元レイアウトデータをデータベース化することを特徴とする付記１記載の半導体装置の検証システム。

（付記５） 前記パターンマッチング検証システムの前記比較セルリストにおいて、指定されたセルのみに適合検証を行うことを特徴とする付記１記載の半導体装置の検証システム。

（付記６） 前記比較元レイアウトデータの一部または全てがパラメータ化されることを特徴とする付記１記載の半導体装置の検証システム。
（付記７） 外部と重なりを持つことが可能な第２の干渉パターン情報および前記第２の干渉パターン情報の座標を予め用意しておき、前記パターンマッチング検証システムにおいて、出力された前記干渉パターン情報および前記干渉パターン情報の座標と適合検証を行うことを特徴とする付記１記載の半導体装置の検証システム。

（付記８） 前記物理検証システムが、ＤＲＣであることを特徴とする付記１記載の半導体装置の検証システム。
（付記９） 前記物理検証システムが、ＬＶＳであることを特徴とする付記１記載の半導体装置の検証システム。

（付記１０） 前記パターンマッチング検証システムにより抽出された階層を基点として、前記ＬＶＳにより、回路情報を抽出することを特徴とする付記９記載の半導体装置の検証システム。

（付記１１） レイアウトデータと、一般的な半導体集積回路のレイアウトデータを有する比較元レイアウトデータとの、前記レイアウトデータから抽出されたセルを有する比較セルリストのデータについて、適合検証が行われ、適合検証結果および干渉パターン情報を出力するパターンマッチング検証システムの工程と、
前記半導体集積回路のデザインルールから前記干渉パターン情報に適用される干渉パターンデザインルールが抽出され、前記干渉パターンデザインルールを用いた、前記レイアウトデータ、前記干渉パターン情報および前記比較セルリストのデザインルール検証による検証結果と、前記比較セルリストと前記レイアウトデータとの適合検証が行われることによって、不適合データの不適合レイアウトデータおよび適合データの適合レイアウトデータが抽出され、前記デザインルールを用いた、前記不適合レイアウトデータおよび前記適合レイアウトデータのデザインルール検証による検証結果と、を出力する物理検証システムの工程と
を有することを特徴とする半導体装置の製造方法。

（付記１２） 前記パターンマッチング検証システムにて、前記適合検証によって一致するデータを用いて階層を構築し、前記階層に干渉するデータを出力することを特徴とする付記１１記載の半導体装置の製造方法。

（付記１３） 前記干渉パターン情報に基づいて、複数のデザインルールを準備し、選択的に用いることを特徴とする付記１１記載の半導体装置の製造方法。
（付記１４） 前記比較元レイアウトデータをデータベース化することを特徴とする付記１１記載の半導体装置の製造方法。

（付記１５） 前記パターンマッチング検証システムの前記比較セルリストにおいて、指定されたセルのみに適合検証を行うことを特徴とする付記１１記載の半導体装置の製造方法。

（付記１６） 前記比較元レイアウトデータの一部または全てがパラメータ化されることを特徴とする付記１１記載の半導体装置の製造方法。
（付記１７） 外部と重なりを持つことが可能な第２の干渉パターン情報および前記第２の干渉パターン情報の座標を予め用意しておき、前記パターンマッチング検証システムにおいて、出力された前記干渉パターン情報および前記干渉パターン情報の座標と適合検証を行うことを特徴とする付記１１記載の半導体装置の製造方法。

（付記１８） 前記物理検証システムが、ＤＲＣであることを特徴とする付記１１記載の半導体装置の製造方法。
（付記１９） 前記物理検証システムが、ＬＶＳであることを特徴とする付記１１記載の半導体装置の製造方法。

（付記２０） 前記パターンマッチング検証システムにより抽出された階層を基点として、前記ＬＶＳにより、回路情報を抽出することを特徴とする付記１９記載の半導体装置の製造方法。

本発明における検証システムを概略的に示した図である。 パターンマッチング検証システムを概略的に示した図である。 物理検証システムを概略的に示した図である。 レイアウトデータによって設計される半導体集積回路を概略的に示した図である。 本発明の実施の形態における模式図（その１）である。 本発明の実施の形態における模式図（その２）である。 本発明の実施の形態における模式図（その３）である。 チップレイアウトのデータ階層の模式図（その１）である。 チップレイアウトのデータ階層の模式図（その２）である。 従来の物理検証システムの概念図である。

符号の説明

１０ 検証システム
１１ デザインルール
１２ レイアウトデータ
１３ 比較セルリスト
１４ 比較元レイアウトデータ
１５ パターンマッチング検証システム
１６ 物理検証システム
１７ 干渉パターン情報
１８ サマリファイル
１９ 抽出回路情報
２０ パターンマッチング検証結果

Claims (10)

1. 半導体装置のレイアウト設計によって生成されたレイアウトデータを検証する半導体装置の検証システムにおいて、
   前記レイアウトデータと、一般的な半導体集積回路のレイアウトデータを有する比較元レイアウトデータとの、前記レイアウトデータから抽出されたセルを有する比較セルリストのデータについて、適合検証が行われ、適合検証結果および干渉パターン情報が出力されるパターンマッチング検証システムと、
   前記半導体集積回路のデザインルールから前記干渉パターン情報に適用される干渉パターンデザインルールが抽出され、前記干渉パターンデザインルールを用いた、前記レイアウトデータ、前記干渉パターン情報および前記比較セルリストのデザインルール検証による検証結果と、前記比較セルリストと前記レイアウトデータとの適合検証が行われることによって、不適合データの不適合レイアウトデータおよび適合データの適合レイアウトデータが抽出され、前記デザインルールを用いた、前記不適合レイアウトデータおよび前記適合レイアウトデータのデザインルール検証による検証結果と、を出力する物理検証システムと、
   を有することを特徴とする半導体装置の検証システム。
2. 前記パターンマッチング検証システムにて、前記適合検証によって一致するデータを用いて階層を構築し、前記階層に干渉するデータを出力することを特徴とする請求項１記載の半導体装置の検証システム。
3. 前記物理検証システムが、ＤＲＣであることを特徴とする請求項１記載の半導体装置の検証システム。
4. 前記物理検証システムが、ＬＶＳであることを特徴とする請求項１記載の半導体装置の検証システム。
5. 前記パターンマッチング検証システムにより抽出された階層を基点として、前記ＬＶＳにより、回路情報を抽出することを特徴とする請求項４記載の半導体装置の検証システム。
6. レイアウトデータと、一般的な半導体集積回路のレイアウトデータを有する比較元レイアウトデータとの、前記レイアウトデータから抽出されたセルを有する比較セルリストのデータについて、適合検証が行われ、適合検証結果および干渉パターン情報を出力するパターンマッチング検証システムの工程と、
   前記半導体集積回路のデザインルールから前記干渉パターン情報に適用される干渉パターンデザインルールが抽出され、前記干渉パターンデザインルールを用いた、前記レイアウトデータ、前記干渉パターン情報および前記比較セルリストのデザインルール検証による検証結果と、前記比較セルリストと前記レイアウトデータとの適合検証が行われることによって、不適合データの不適合レイアウトデータおよび適合データの適合レイアウトデータが抽出され、前記デザインルールを用いた、前記不適合レイアウトデータおよび前記適合レイアウトデータのデザインルール検証による検証結果と、を出力する物理検証システムの工程と、
   を有することを特徴とする半導体装置の製造方法。
7. 前記パターンマッチング検証システムにて、前記適合検証によって一致するデータを用いて階層を構築し、前記階層に干渉するデータを出力することを特徴とする請求項６記載の半導体装置の製造方法。
8. 前記物理検証システムが、ＤＲＣであることを特徴とする請求項６記載の半導体装置の製造方法。
9. 前記物理検証システムが、ＬＶＳであることを特徴とする請求項６記載の半導体装置の製造方法。
10. 前記パターンマッチング検証システムにより抽出された階層を基点として、前記ＬＶＳにより、回路情報を抽出することを特徴とする請求項９記載の半導体装置の製造方法。

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