CN105657971A - 内埋式元件封装结构及其制作方法 - Google Patents

Abstract

本发明提供一种内埋式元件封装结构及其制作方法，包括第一可挠性电路板、第二可挠性电路板、元件以及线路连接结构。第二可挠性电路板与第一可挠性电路板对向设置，其中第一可挠性电路板与第二可挠性电路板之间具有间隙。元件埋设在间隙内。线路连接结构包括连接层以及第一连接线路层。连接层连接第一可挠性电路板与第二可挠性电路板，并填入间隙内以包覆元件。第一连接线路层位于连接层的上表面上，其中第一可挠性电路板与第二可挠性电路板分别通过第一连接线路层电性连接至元件。

Description

内埋式元件封装结构及其制作方法

技术领域

本发明是有关于一种封装结构及其制作方法，且特别是有关于一种内埋式元件封装结构及其制作方法。

背景技术

印刷电路板大致上可分为刚性(rigid)电路板以及可挠性(flexible)电路板(或称软板)，其中可挠性电路板是由软质介电材料所支撑的一种线路板，适于应用在连续性动态弯折的产品中。目前运用于液晶显示器驱动IC的封装、便携式电子产品以及穿戴式电子产品上尤其广泛，例如智能型手表、智能型手机、平板计算机、笔记型计算机及数码相机等。

通常而言，可挠性电路板的设计是将元件接合在软质介电材料上的线路层，由于软质介电材料具有可挠曲的特性，因此较不利于将元件接合在其上。另一方面，刚性电路板与可挠性电路板之间，或者是可挠性电路板与可挠性电路板之间大多是以连接器作为连接的界面。然而，通过连接器来连接刚性电路板与可挠性电路板，或者是连接可挠性电路板与可挠性电路板，势必会耗费掉一部分的配置空间，使得整体结构的体积无法有效缩减，进而不利于应用在薄型化设计的电子产品当中。

发明内容

本发明提供一种内埋式元件封装结构，其具有较薄的厚度。

本发明提供一种内埋式元件封装结构的制作方法，其能降低封装结构的整体厚度。

本发明提出一种内埋式元件封装结构，包括第一可挠性电路板、第二可挠性电路板、元件以及线路连接结构。第二可挠性电路板与第一可挠性电路板对向设置，其中第一可挠性电路板与第二可挠性电路板之间具有间隙。元件埋设在间隙内。线路连接结构包括连接层以及第一连接线路层。连接层连接第一可挠性电路板与第二可挠性电路板，并填入间隙内以包覆元件。第一连接线路层位于连接层的上表面上，其中第一可挠性电路板与第二可挠性电路板分别通过第一连接线路层电性连接至元件。

在本发明的实施例中，上述的内埋式元件封装结构还包括与第一可挠性电路板并列设置的第三可挠性电路板。第三可挠性电路板通过连接层连接第一可挠性电路板与第二可挠性电路板，其中线路连接结构还包括位于连接层的下表面上的第二连接线路层，且第三可挠性电路板电性连接至第二连接线路层。

本发明提出一种内埋式元件封装结构的制作方法，其包括以下步骤。提供对向设置的至少两个可挠性基材，并使前述至少两个可挠性基材之间具有间隙，其中各个可挠性基材上形成有相对的第一导电层与第二导电层。将元件埋设在间隙内。提供第一介电材料层与第二介电材料层，分别位于前述至少两可挠性基材的相对两侧，其中第一介电材料层上形成有第三导电层，且第二介电材料层上形成有第四导电层。使第一介电材料层朝向间隙移动以压合至前述至少两可挠性基材的第一导电层，并使第二介电材料层朝向间隙移动以压合至前述至少两可挠性基材的第二导电层。部分第一介电材料层与部分第二介电材料层分别填入间隙内而相互连接，以形成连接层。连接层连接前述至少两可挠性基材并包覆元件。图案化第三导电层以形成第一连接线路层。形成多个导电盲孔在连接层，以电性连接各个第一导电层与第一连接线路层以及电性连接元件与第一连接线路层。

在本发明的一实施例中，上述的内埋式元件封装结构的制作方法还包括在形成这些导电盲孔在连接层之后，图案化各个可挠性基材上的第一导电层与第二导电层，以分别形成第一图案化线路层与第二图案化线路层。

在本发明的一实施例中，上述的内埋式元件封装结构的制作方法还包括在图案化各个可挠性基材上的第一导电层与第二导电层之后，形成覆盖层在这些第一图案化线路层上以及第一连接线路层上，其中覆盖层暴露出部分第一连接线路层。

在本发明的实施例中，上述的内埋式元件封装结构的制作方法还包括在图案化各个可挠性基材上的第一导电层与第二导电层之后，形成覆盖层在这些第二图案化线路层上以及第四导电层上。

在本发明的实施例中，上述的内埋式元件封装结构的制作方法还包括在形成覆盖层在这些第二图案化线路层上以及第四导电层上之后，形成补强板在覆盖层上，其中补强板对应于连接层而设置，且覆盖层位于连接层与补强板之间。

在本发明的实施例中，上述的内埋式元件封装结构的制作方法还包括在将元件埋设在间隙内之前，形成至少一导电通孔在各个可挠性基材，以电性连接各个可挠性基材上的第一导电层与第二导电层。接着，图案化各个可挠性基材上的第一导电层与第二导电层，以分别形成第一图案化线路层与第二图案化线路。

在本发明的实施例中，上述的内埋式元件封装结构的制作方法还包括在图案化各个可挠性基材上的第一导电层与第二导电层之后，形成第一覆盖层在这些第一图案化线路层上以及形成第二覆盖层在这些第二图案化线路层上。部分导电盲孔贯穿第一覆盖层以电性连接至第一图案化线路层，且又一部分导电盲孔贯穿第二覆盖层以电性连接至第二图案化线路层的其中至少一个。

在本发明的一实施例中，上述的内埋式元件封装结构的制作方法还包括在图案化第三导电层的同时，图案化第四导电层以形成第二连接线路层。第二连接线路层通过贯穿第二覆盖层的导电盲孔的其中至少一个电性连接至第二图案化线路层的其中至少一个。

基于上述，在本发明的内埋式元件封装结构及其制作方法中，可通过线路连接结构作为两对向设置的可挠性电路板的连接界面，其中元件(例如主动元件或被动元件)可埋设在前述两对向设置的可挠性电路板之间的间隙内，并由填入前述间隙内的线路连接结构的连接层所包覆。另一方面，前述元件可通过线路连接结构的连接线路层电性连接至前述各个可挠性电路板。因此，相较于现有技术将元件接合于软质介电材料上的线路层，并通过连接器连接两对向设置的可挠性电路板而言，本发明的内埋式元件封装结构及其制作方法能有效降低封装结构的整体厚度，以应用在薄型化设计的电子产品中。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A至图1I是本发明一实施例的内埋式元件封装结构的制作流程示意图；

图2A至图2J是本发明另一实施例的内埋式元件封装结构的制作流程示意图。

附图标记说明：

100、100A：内埋式元件封装结构；

110：第一可挠性电路板；

110’：第三可挠性电路板；

111、121：可挠性基材；

111a、121a：导电通孔；

112、122：第一导电层；

112a、122a：第一图案化线路层；

113、123：第二导电层；

113a、123a：第二图案化线路层；

120：第二可挠性电路板；

130：元件；

140：线路连接结构；

141：第一介电材料层；

142：第二介电材料层；

143：第三导电层；

143a：第一连接线路层；

144：第四导电层；

144a：第二连接线路层；

145：连接层；

146：导电盲孔；

150、160：覆盖层；

151、152：第一覆盖层；

153、154：第二覆盖层；

170：补强板；

S：间隙。

具体实施方式

图1A至图1I是本发明一实施例的内埋式元件封装结构的制作流程示意图。请先参考图1A，提供对向设置的至少两可挠性基材111、121(图1A至图1I示意地示出两个)，并使可挠性基材111、121之间维持间隙S。通常而言，可挠性基材111、121可以是由聚酰亚胺(polyimide,简称PI)或其他适当的可挠性材质所构成，例如聚乙烯对苯二甲酸酯(polyethyleneterephthalate,简称PET)、聚醚(polyethersulfone,简称PES)或聚间苯二甲酸乙二酯(polyethylenenaphthalate,简称PEN)等。另一方面，可挠性基材111的厚度与可挠性基材121的厚度可相同或不同，其中本实施例是以可挠性基材111的厚度小于可挠性基材121的厚度作说明，但本发明不限于此。

可挠性基材111的两相对表面上分别形成有第一导电层112与第二导电层113，相似地，可挠性基材121的两相对表面上分别形成有第一导电层122与第二导电层123。一般来说，第一导电层112、122以及第二导电层113、123可以是由铜或其他适当的金属材质所构成，例如金、银、锡或上述金属材质的合金，本发明对此不加以限制。

接着，请参考图1B，将元件130埋设在间隙S内，并提供第一介电材料层141与第二介电材料层142。元件130可为主动元件或被动元件，其数量可为一个或多个，本发明对此不加以限制。另一方面，第一介电材料层141与第二介电材料层142分别位于可挠性基材111、121的相对两侧，其中第一介电材料层141上形成有第三导电层143，且第二介电材料层142上形成有第四导电层144。通常而言，第三导电层143与第四导电层144可以是由铜或其他适当的金属材质所构成，例如金、银、锡或上述金属材质的合金，本发明对此不加以限制。又，第一介电材料层141与第二介电材料层142可以是介电胶体、介电胶体与聚酰亚胺膜(PIfilm)的组合、液晶高分子(LiquidCrystalPolymer,简称LCP)或半固化片(prepreg)。

接着，请参考图1C，使第一介电材料层141朝向间隙S移动以压合至靠近间隙S所在处的第一导电层112、122，并使第二介电材料层142朝向间隙S移动以压合至靠近间隙S所在处的第二导电层113、123。此处，第一介电材料层141的厚度与第二介电材料层142的厚度的总和实质上大于可挠性基材111的厚度、第一导电层112的厚度与第二导电层113的厚度的总和，也大于可挠性基材121的厚度、第一导电层122的厚度与第二导电层123的厚度的总和，借以在使第一介电材料层141朝向间隙S移动以压合至靠近间隙S所在处的第一导电层112、122，并使第二介电材料层142朝向间隙S移动以压合至靠近间隙S所在处的第二导电层113、123之后，得以让部分第一介电材料层141以及部分第二介电材料层142分别填入间隙S内而相互连接。具体而言，相互连接后的第一介电材料层141与第二介电材料层142会形成连接层145，以作为连接可挠性基材111、121所用。另一方面，连接层145包覆了元件130，以固定元件130在间隙S。

接着，请参考图1D至图1G，例如通过微影蚀刻的方式图案化第三导电层143以形成第一连接线路层143a，并例如依序以激光钻孔(或机械钻孔)与电镀等制作程序形成多个导电盲孔146在连接层145，其中这些导电盲孔146可分别电性连接第一导电层112与第一连接线路层143a、第一导电层122与第一连接线路层143a以及元件130与第一连接线路层143a，而本实施例的线路连接结构140大致上是由第一连接线路层143a、第四导电层144、连接层145与导电盲孔146所组成。在形成导电盲孔146在连接层145之后，例如通过微影蚀刻的方式图案化可挠性基材111上的第一导电层112与第二导电层113，以分别形成第一图案化线路层112a与第二图案化线路层113a。并且，图案化可挠性基材121上的第一导电层122与第二导电层123，以分别形成第一图案化线路层122a与第二图案化线路层123a。在本实施例中，第一可挠性电路板110大致上是由可挠性基材111、第一图案化线路层112a与第二图案化线路层113a所组成，而第二可挠性电路板120大致上是由可挠性基材121、第一图案化线路层122a与第二图案化线路层123a所组成。

也就是说，线路连接结构140不仅可作为固定元件130在间隙S内所用，也可作为第一可挠性电路板110与第二可挠性电路板120的连接界面，且元件130可通过线路连接结构140的导电盲孔146与第一连接线路层143a电性连接至第一可挠性电路板110与第二可挠性电路板120。相较于现有技术将元件接合在软质介电材料上的线路层，并通过连接器连接两对向设置的可挠性电路板而言，本发明的内埋式元件封装结构及其制作方法能有效降低封装结构的整体厚度，以应用在薄型化设计的电子产品中。

之后，请参考图1H至图1I，为了保护第一可挠性电路板110与第二可挠性电路板120上的线路结构，可形成覆盖层150在第一图案化线路层112a、122a上以及第一连接线路层143a上，其中覆盖层150会暴露出部分第一连接线路层143a，以作为电性连接至其他元件的连接界面。相似地，也可形成覆盖层160在第二图案化线路层113a、123a上以及第四导电层144上，其中为了提高线路连接结构140的抗拉强度、抗弯强度以及抗剪强度等，以避免第一可挠性电路板110与第二可挠性电路板120因受外力作用而与线路连接结构140分离，可形成补强板170在覆盖层160上，其中补强板170对应于连接层145而设置，且覆盖层160位于连接层145与补强板170之间。一般来说，补强板170可为玻璃环氧基树脂(FR-4)或金属等材质所构成。至此，已大致完成本实施例的内埋式元件封装结构100的制作。

以下将列举其他实施例以作为说明。在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。

图2A至图2J是本发明另一实施例的内埋式元件封装结构的制作流程示意图。请先参考图2A，提供两个可挠性基材111以及一个可挠性基材121，其中两个可挠性基材111为并列设置，并使前述两个可挠性基材111与可挠性基材121之间维持间隙S。接着，请参考图2B与图2C，形成至少一个导电通孔111a于各个可挠性基材111，以电性连接各个可挠性基材111上的第一导电层112与第二导电层113。并且，形成至少一个导电通孔121a于可挠性基材121，以电性连接可挠性基材121上的第一导电层122与第二导电层123。通常而言，导电通孔111a例如是先通过激光钻孔或机械钻孔等方式形成贯穿第一导电层112、可挠性基材111与第二导电层113的通孔，接着电镀前述通孔而得，借以电性连接第一导电层112与第二导电层113。相似地，导电通孔121a例如是先通过激光钻孔或机械钻孔等方式形成贯穿第一导电层122、可挠性基材121与第二导电层123的通孔，接着电镀前述通孔而得，借以电性连接第一导电层122与第二导电层123。

接着，请参考图2D与图2E，图案化各个可挠性基材111上的第一导电层112与第二导电层113，以分别形成第一图案化线路层112a与第二图案化线路层113a。并且，图案化可挠性基材121上的第一导电层122与第二导电层123，以分别形成第一图案化线路层122a与第二图案化线路层123a。在本实施例中，第一可挠性电路板110与第三可挠性电路板110’大致上是由可挠性基材111、第一图案化线路层112a与第二图案化线路层113a所组成，第二可挠性电路板120大致上是由可挠性基材121、第一图案化线路层122a与第二图案化线路层123a所组成。

为了保护第一可挠性电路板110、第二可挠性电路板120与第三可挠性电路板110’上的线路结构，可形成第一覆盖层151在各个可挠性基材111的第一图案化线路层112a上，以及形成第一覆盖层152于可挠性基材121的第一图案化线路层122a上。相似地，可形成第二覆盖层153在各个可挠性基材111的第二图案化线路层113a上，以及形成第二覆盖层154于可挠性基材121的第二图案化线路层123a上。

接着，请参考图2F与图2G，使第一介电材料层141朝向间隙S移动以压合至第一可挠性电路板110上的第一图案化线路层112a以及第二可挠性电路板120上的第一图案化线路层122a。详细而言，第一介电材料层141实质上是与第一可挠性电路板110上的第一覆盖层151相接触，并与第二可挠性电路板120上的第一覆盖层152相接触。相似地，使第二介电材料层142朝向间隙S移动以压合至第三可挠性电路板110’上的第二图案化线路层113a以及第二可挠性电路板120上的第二图案化线路层123a。详细而言，第二介电材料层142实质上是与第三可挠性电路板110’上的第二覆盖层153相接触，并与第二可挠性电路板120上的第二覆盖层154相接触。此时，部分第一介电材料层141以及部分第二介电材料层142分别会填入间隙S内而相互连接。具体而言，相互连接后的第一介电材料层141与第二介电材料层142会形成连接层145，以作为连接第一可挠性电路板110、第二可挠性电路板120与第三可挠性电路板110’所用。另一方面，连接层145包覆了元件130，以固定元件130在间隙S。

之后，请参考图2H至图2J，例如通过微影蚀刻的方式图案化第三导电层143以形成第一连接线路层143a，并例如通过微影蚀刻的方式图案化第四导电层144以形成第二连接线路层144a。再例如依序通过激光钻孔(或机械钻孔)与填充导电膏(或电镀)等制作程序形成多个导电盲孔146在连接层145。详细而言，部分的导电盲孔146可电性连接第一连接线路层143a与元件130。另一部份的导电盲孔146贯穿了第一可挠性电路板110上的第一覆盖层151以电性连接至第一可挠性电路板110上的第一图案化线路层112a，以及贯穿了第二可挠性电路板120上的第一覆盖层152以电性连接至第二可挠性电路板120上的第一图案化线路层122a。又一部分的导电盲孔146贯穿了第三可挠性电路板110’上的第二覆盖层153以电性连接至第三可挠性电路板110’上的第二图案化线路层113a。

此处，第二连接线路层144a可通过贯穿第三可挠性电路板110’上的第二覆盖层153的导电盲孔146以电性连接至第三可挠性电路板110’上的第二图案化线路层113a。至此，已大致完成本实施例的内埋式元件封装结构100A的制作。

综上所述，在本发明的内埋式元件封装结构及其制作方法中，可通过线路连接结构作为两对向设置的可挠性电路板的连接界面，其中元件(例如主动元件或被动元件)可埋设在前述两对向设置的可挠性电路板之间的间隙内，并由填入前述间隙内的线路连接结构的连接层所包覆。另一方面，前述元件可通过线路连接结构的连接线路层电性连接至前述各个可挠性电路板。因此，相较于现有技术将元件接合在软质介电材料上的线路层，并通过连接器连接两对向设置的可挠性电路板而言，本发明的内埋式元件封装结构及其制作方法能有效降低封装结构的整体厚度，以应用在薄型化设计的电子产品中。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种内埋式元件封装结构，其特征在于，包括：

第一可挠性电路板；

第二可挠性电路板，与该第一可挠性电路板对向设置，其中该第一可挠性电路板与该第二可挠性电路板之间具有间隙；

元件，埋设在该间隙内；以及

线路连接结构，包括：

连接层，连接该第一可挠性电路板与该第二可挠性电路板，并填入该间隙内以包覆该元件；以及

第一连接线路层，位于该连接层的上表面上，其中该第一可挠性电路板与该第二可挠性电路板分别通过该第一连接线路层电性连接至该元件。

2.根据权利要求1所述的内埋式元件封装结构，其特征在于，还包括：

第三可挠性电路板，与该第一可挠性电路板并列设置，并通过该连接层连接该第一可挠性电路板与该第二可挠性电路板，其中该线路连接结构还包括位于该连接层的下表面上的第二连接线路层，且该第三可挠性电路板电性连接至该第二连接线路层。

3.一种内埋式元件封装结构的制作方法，其特征在于，包括：

提供对向设置的至少两可挠性基材，并在该至少两可挠性基材之间具有间隙，其中各该可挠性基材上形成有相对的第一导电层与第二导电层；

将元件埋设在该间隙内；

提供第一介电材料层与第二介电材料层，分别位于该至少两可挠性基材的相对两侧，其中该第一介电材料层上形成有第三导电层，且该第二介电材料层上形成有第四导电层；

使该第一介电材料层朝向该间隙移动以压合至该至少两可挠性基材的该些第一导电层，并使该第二介电材料层朝向该间隙移动以压合至该至少两可挠性基材的该些第二导电层，部分该第一介电材料层与部分该第二介电材料层的分别填入该间隙内而相互连接以形成一连接层，该连接层该连接该至少两可挠性基材并包覆该元件；

图案化该第三导电层以形成第一连接线路层；以及

形成多个导电盲孔在该连接层，以电性连接各该第一导电层与该第一连接线路层以及电性连接该元件与该第一连接线路层。

4.根据权利要求3所述的内埋式元件封装结构的制作方法，其特征在于，还包括：

在形成该些导电盲孔于该连接层之后，图案化各该可挠性基材上的该第一导电层与该第二导电层，以分别形成第一图案化线路层与第二图案化线路层。

5.根据权利要求4所述的内埋式元件封装结构的制作方法，其特征在于，还包括：

在图案化各该可挠性基材上的该第一导电层与该第二导电层之后，形成覆盖层于该些第一图案化线路层上以及该第一连接线路层上，其中该覆盖层暴露出部分该第一连接线路层。

6.根据权利要求4所述的内埋式元件封装结构的制作方法，其特征在于，还包括：

在图案化各该可挠性基材上的该第一导电层与该第二导电层之后，形成覆盖层在该些第二图案化线路层上以及该第四导电层上。

7.根据权利要求6所述的内埋式元件封装结构的制作方法，其特征在于，还包括：

在形成该覆盖层在该些第二图案化线路层上以及该第四导电层上之后，形成补强板在该覆盖层上，其中该补强板对应于该连接层而设置，且该覆盖层位于该连接层与该补强板之间。

8.根据权利要求3所述的内埋式元件封装结构的制作方法，其特征在于，还包括：

在将该元件埋设在该间隙内之前，形成至少一个导电通孔在各该可挠性基材，以电性连接各该可挠性基材上的该第一导电层与该第二导电层；以及

图案化各该可挠性基材上的该第一导电层与该第二导电层，以分别形成第一图案化线路层与第二图案化线路层。

9.根据权利要求8所述的内埋式元件封装结构的制作方法，其特征在于，还包括：

在图案化各该可挠性基材上的该第一导电层与该第二导电层之后，形成第一覆盖层在该些第一图案化线路层上以及形成第二覆盖层在该些第二图案化线路层上，其中部分该些导电盲孔贯穿该第一覆盖层以电性连接至该些第一图案化线路层，且又一部分该些导电盲孔贯穿该第二覆盖层以电性连接至该些第二图案化线路层的其中至少一个。

10.根据权利要求9所述的内埋式元件封装结构的制作方法，其特征在于，还包括：

在图案化该第三导电层的同时，图案化该第四导电层以形成第二连接线路层，该第二连接线路层通过贯穿该第二覆盖层的该些导电盲孔的其中至少一个电性连接至该些第二图案化线路层的其中至少一个。