CN105655401A - 相邻半导体鳍形部间有场电极的半导体器件及其制造方法 - Google Patents

相邻半导体鳍形部间有场电极的半导体器件及其制造方法 Download PDF

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Abstract

本发明涉及相邻半导体鳍形部间有场电极的半导体器件及其制造方法。半导体器件具有半导体鳍形部，所述半导体鳍形部被构造在半导体本体的基平面与主表面之间，并且在其中分别在主表面和沟道/本体区域之间构造源极区域，以及在沟道/本体区域和基平面之间构造漂移区。此外，半导体器件还包括分别在相应的沟道/本体区域的两个彼此对置的侧上的栅极电极结构以及在彼此相邻的半导体鳍形部之间的经过场电介质与漂移区分开的并且从主表面延伸直至基平面的场电极结构。被分配给彼此相邻的半导体鳍形部的栅极电极结构将场电极结构的上部分从至少两侧围住。

Description

相邻半导体鳍形部间有场电极的半导体器件及其制造方法
技术领域
本申请涉及具有场电极的半导体器件、例如功率半导体开关以及其制造方法。
背景技术
在受电压控制的沟道/本体区域与漏极区域之间具有漂移区的集成功率器件在该漂移区越长时接受越高的截止电压，其中功率器件的接通电阻RDSon也随着漂移区的长度增加而提高。在具有与漂移区毗邻的场电极的功率器件中，可移动的载流子在截止运行时从漂移区的处于场电极之间的部分中被排空（ausraeumen），并且施加到场电极上的电势补偿在被排空的漂移区中的静止的掺杂材料离子的剩余电荷。漂移区中的电场的补偿允许漂移区的更高的基本掺杂（Grunddotierung），由此在漂移区的长度相同的情况下得到更小的接通电阻RDSon和更低的功率损耗。值得期望的是，具有场电极的半导体器件的开关特性被改进。
发明内容
该任务通过独立权利要求的特征来解决。扩展方案在从属权利要求中被找到。
一实施形式涉及一种具有半导体鳍形部（Halbleiterfin）的半导体器件，所述半导体鳍形部被构造在基平面（Basisebene）与半导体本体的主表面之间，并且在其中分别在主表面和沟道/本体区域之间构造源极区域以及在沟道/本体区域和基平面之间构造漂移区。此外，该半导体器件还包括在相应的沟道/本体区域的分别彼此对置的两侧上的栅极电极结构以及在彼此相邻的半导体鳍形部之间的经过场电介质与漂移区分开的并从主表面延伸直至基平面的场电极结构。被分配给彼此相邻的半导体鳍形部的栅极电极结构从两侧围住场电极结构的上部分。
根据另一实施形式，一种用于制造半导体器件的方法包括从主表面开始直至基平面将沟槽刻蚀到半导体层中，其中在所述沟槽之间构造半导体鳍形部。这些沟槽被加衬（auskleiden）有介电层。在被加衬有介电层的沟槽中构造场电极。介电层的上部分被去除，其中在半导体鳍形部和场电极之间构造栅极沟槽，所述栅极沟槽使半导体鳍形部的紧接着主表面的上部分显露。在所述栅极沟槽中构造栅极电极。
附图说明
附图介绍了对本发明的实施形式的进一步理解并构成本说明书的部分。附图图解说明了实施形式并与本说明书一起阐明本发明所基于的考虑。本发明的其他实施形式和一些所得到的优点直接从下面的详细描述中得出。
图1A示出了根据一实施形式的经过半导体器件的部分的垂直于主表面的示意性垂直截面。
图1B示出了经过图1A的半导体器件的部分沿着平行于主表面的交截线B-B的示意性横向截面。
图1C示出了根据一实施形式的具有按行彼此相对移位的场电极的半导体器件的示意性横向截面。
图1D示出了经过根据一实施形式的具有条带状布置的半导体鳍形部的半导体器件的示意性横向截面。
图2示出了半导体基板的部分在刻蚀沟槽之后的示意性透视图，用于表示根据一实施形式的用于制造半导体器件的方法。
图3示出了图2的半导体基板部分在给沟槽加衬有介电层之后的示意性透视图。
图4示出了图3的半导体基板部分在用场电极填充被加衬的沟槽之后的示意性透视图。
图5示出了图4的半导体基板部分在去除介电层的上部分之后的示意性透视图。
图6A示出了图5的半导体基板部分在使在通过去除介电层的上部分而形成的栅极沟槽之间的半导体鳍形部变薄之后的示意性垂直截面。
图6B示出了图6A的半导体基板部分沿着平行于主表面的交截线B-B的示意性横向截面。
图7A示出了图6A的半导体基板部分在构造栅极电介质之后的示意性垂直截面。
图7B示出了图7A的半导体基板部分沿着交截线B-B的示意性横向截面。
图8A示出了图7A的半导体基板部分在构造栅极电极之后的示意性垂直截面。
图8B示出了图8A的半导体基板部分沿着交截线B-B的示意性横向截面。
图9A示出了根据另一实施形式的ADZFET（有源漂移区场效应晶体管（activedriftzoneFET））的部分的示意性垂直截面。
图9B示出了根据图9A的ADZFET的示意性电路图。
接下来关于这些附图进一步阐明一些实施实例。然而，本发明并不限于被描述的实施形式，而是能够以适当的方式被修改和被变换。一个实施形式的各个单独的特征和特征组合可以与另一实施形式的特征和特征组合进行适当组合，只要涉及的特征不相互排斥即可。相一致的元件在附图中被配备有相一致的或者相似的参考符号，并部分地省去对这种元件的重复描述。除此之外，这些图并不一定要按正确比例示出，因为这些图主要用于用表说明和阐明。
具体实施方式
接下来，概念“电连接”描述了在相互电连接的元件之间的低欧姆连接，例如在涉及的元件之间的直接接触或者通过金属和/或高掺杂的半导体的低欧姆连接。概念“电耦合”包括如下情况在内，一个或多个适于信号转接的有源的和/或无源的电元件被设置在电耦合的元件之间的线路路径中，例如在第一状态下导致电耦合的元件的低欧姆连接并在第二状态下导致这些电耦合的元件的高欧姆的解耦的这些元件被设置在所述线路路径中。
这些附图指明了相对的掺杂材料浓度。例如“n-”标明掺杂材料浓度低于在以“n”标明的区域中的掺杂材料浓度的区域。标记“n+”指明了其中掺杂材料浓度高于在以“n”标明的区域中的掺杂材料浓度的区域。具有同一相对掺杂材料浓度的区域未必一定具有相同的绝对掺杂材料浓度。例如，两个同样以“n”标明的区域可以具有相同的或者不同的掺杂材料浓度。
图1A到1D涉及具有晶体管单元TC的半导体器件，所述晶体管单元TC可以是JFET（结型场效应晶体管（junctionfieldeffecttransistor））单元或者IGFET（绝缘栅场效应晶体管（insulatedgatefieldeffecttransistor））单元，例如可以是增强型或者耗尽型的MOSFET（金属氧化物半导体场效应晶体管（metaloxidesemiconductorfieldeffecttransistor））单元，其中缩写“MOSFET”既包括带有金属栅极电极的FET（场效应晶体管（fieldeffecttransistor）），又包括带有非金属电极的FET。相对应地，半导体器件500是JFET、IGFET、ADZFET或者是除了相对应的晶体管单元类型以外还包括其他电路、例如栅极驱动器或者控制逻辑电路的构件。
该半导体器件500包括具有在构件正面上的主表面101以及在构件背面上的与主表面101对置的背面表面102的半导体本体100。在下文，横向方向和伸展是平行于主表面101的这种方向和伸展，而垂直方向和伸展是垂直于主表面101的这种方向和伸展。
半导体本体100的材料是单晶半导体材料，例如为硅Si、碳化硅SiC、锗Ge、硅锗晶体SiGe、氮化镓GaN或者砷化镓GaAs。半导体本体100在主表面101和背面表面102之间的厚度为至少20μm，例如为至少90μm。半导体本体100可以具有边长为好几毫米的矩形外形。在半导体本体100的构件正面上，半导体本体100的部分构造半导体鳍形部190，所述半导体鳍形部190在主表面101和基平面BP之间延伸并且在一个或两个横向方向上通过场电极结构250而是彼此隔开的。
半导体鳍形部190可以分别具有相同的鳍形部宽度，所述鳍形部宽度可以位于10nm到500nm的范围内。场电极结构250的宽度对应于半导体鳍形部190之间的距离，并且可以位于30nm到500nm并且包括500nm在内的范围内。相邻的半导体鳍形部的节距（中轴到中轴的距离）可以位于40nm到大约1μm的范围内。
依据一实施形式，半导体鳍形部190是每隔一定距离布置的具有分别相同的鳍形部宽度的条带。根据另一实施形式，半导体器件500包括沿着第一横向方向走向的第一半导体鳍形部191和沿着与第一横向方向相交的第二横向方向走向的第二半导体鳍形部192。
在半导体鳍形部190中，紧接着主表面101构造有源极区域110，紧接着源极区域110并且通过源极区域110与主表面101分开地构造有沟道/本体区域115，以及在沟道/本体区域115和基平面BP之间构造有漂移区120的至少部分。
源极区域110以及漂移区120具有相同的第一导电类型。沟道/本体区域115可以具有相同的第一导电类型或者具有与第一导电类型互补的第二导电类型。
这些被绘出的实施形式涉及具有n掺杂的源极区域110、n掺杂的漂移区120以及p掺杂的沟道/本体区域115的增强型的n沟道FET晶体管单元。根据涉及耗尽型的n沟道FET的实施形式，沟道/本体区域115为n掺杂的。对于p沟道FET晶体管单元，第一导电类型是p型。
半导体鳍形部190的紧接着主表面101的上部分190a包括至少源极区域110和沟道/本体区域115，并且可以具有比在上部分190a与基平面BP之间构造的在其中构造有漂移区120的至少部分的下部分190b更小的横向宽度。
按照一实施形式，至少在主表面101与下部分190b之间的上部分190a中，半导体鳍形部190的侧壁是（111）晶体面，所述（111）晶体面由晶面刻蚀（kristallographischerAetzen）得出，例如借助于TMAH（四甲基氢氧化铵）溶液、KOH（氢氧化钾）溶液或者EDP（乙二胺邻苯二酚）溶液而得出。
在半导体鳍形部190的下部分190b之间布置的场电极结构250分别包括场电介质251以及场电极255，其中场电介质251将场电极255与半导体鳍形部190的半导体材料以及半导体本体100的在基平面BP和背面表面102之间的连贯的部分195电绝缘。场电介质251由半导体氧化物、半导体氮化物或者半导体氮氧化物组成或者包含半导体氧化物、半导体氮化物或者半导体氮氧化物，所述半导体氧化物是例如氧化硅、例如热生长的氧化硅或者被沉积的氧化硅，所述半导体氮化物是例如氮化硅，所述半导体氮氧化物是例如氮氧化硅。
场电极255由高掺杂的多晶硅、金属半导体化合物（例如硅化物）和/或金属、金属合金或者金属氮化物组成，或者包含高掺杂的多晶硅、金属半导体化合物（例如硅化物）和/或金属、金属合金或者金属氮化物。
栅极电极结构150的第一部分被布置在半导体鳍形部190的上部分190a的两个对置侧上，其中栅极电极结构150的被分配给相邻的半导体鳍形部190的第一部分将布置在相邻的半导体鳍形部190之间的场电极255的上部分围住。
栅极电极结构150包括栅极电极155，并且对于IGFET类型的晶体管单元TC来说可以包括栅极电介质151，所述栅极电介质151至少沿着半导体鳍形部190的上部分190a被构造。对于JFET类型的晶体管单元TC来说，缺少栅极电介质，并且栅极电极155紧邻相应的半导体鳍形部190的上部分190a。
栅极电介质151由半导体氧化物、半导体氮化物或者半导体氮氧化物组成或者包括半导体氧化物、半导体氮化物或者半导体氮氧化物，所述半导体氧化物是例如热的氧化硅或者被沉积的氧化硅，所述半导体氮化物是例如氮化硅，所述半导体氮氧化物是例如氮氧化硅。
栅极电极155由高掺杂的多晶体硅、金属-半导体化合物（例如硅化物）、金属、金属氮化物（例如TaN或者TiN）和/或金属合金组成，或者包含高掺杂的多晶体硅、金属-半导体化合物（例如硅化物）、金属、金属氮化物（例如TaN或者TiN）和/或金属合金。
介电结构220将第一负载电极310、例如n沟道FET晶体管单元TC的源极电极与包括在半导体鳍形部190之上的连在一起的第二部分的栅极电极155分开。第一接触结构315a从第一负载电极310经过在介电结构220中的开口延伸直至半导体鳍形部190的上部分190a或者延伸到所述上部分190a中。第一接触结构315a沿着半导体鳍形部190彼此是隔开的，并且能够至少部分地延伸至至少到在涉及的半导体鳍形部190的源极区域110与沟道/本体区域115之间的过渡部。根据一实施形式，源极区域110沿着至少一个横向方向、例如在与沟道/本体区域115的高掺杂的接触区117的截面平面和/或垂直于与所述高掺杂的接触区117的截面平面中交替，使得第一接触结构315a不仅接上源极区域110而且接上沟道/本体区域115。
第二接触结构315b可以通过介电结构220中的其他开口将场电极255例如与第一负载电极310连接。介电隔离部222沿着第一和第二接触结构315a、315b的垂直侧壁延伸并且使其与栅极电极155绝缘。
介电结构220包括一个或者多个由介电材料构成的层，包括例如由热生长的半导体氧化物（比方说热的氧化硅、被沉积的氧化硅、例如在使用正硅酸四乙酯的情况下被沉积为前驱体级（Vorlaeuferstufe）的氧化硅）或者硅玻璃（例如PSG（磷硅酸盐玻璃）、BSG（硼硅酸盐玻璃）或者BPSG（硼磷硅酸盐玻璃））、半导体氮化物（例如氮化硅）或者半导体氮氧化物（例如氮氧化硅）构成的层。
第一负载电极310可以构造半导体器件500的第一负载端子L1，或者与第一负载端子L1电连接。
半导体本体100的在半导体鳍形部190之下的连贯的部分195紧接着基平面BP可以具有所连接的漂移区部分。根据一实施形式，在连贯的部分195的区域中构造有场停止区（Feldstoppzone）128，所述场停止区128的掺杂材料浓度超过在漂移区120中的掺杂材料浓度至少10倍。
此外，在基平面BP和背面表面102之间，高掺杂的连接层140被构造在半导体鳍形部190和场电极结构250的垂直投影中。在硅半导体层100a的情况下掺杂材料浓度为至少1E18cm-3的高掺杂的连接层140一方面作为晶体管单元TC的漏极区域起作用，而另一方面将漏极电流导出到半导体本体100的在具有晶体管单元TC的单元场之外的区域中。连接层140可以通过沉淀部结构（Sinkerstruktur）与在构件正面上的第二负载电极或者与到其他单元场的其他连接结构电连接，其中第二负载电极可以构造半导体器件500的第二负载端子或者可以与这种第二负载端子电连接。
负载电极的材料分别是铝Al、铜Cu或由具有或者没有其他添加物、例如硅的铝和铜构成的合金AlCu。此外，这两个负载电极可以具有其他能导电的辅助层和中间层。
晶体管单元TC按照该原因在高载流能力的情况下是具有非常短的关断时间的FinFET。不同于在制造具有被深埋入半导体本体中的沟道/本体区域115的晶体管单元时，所述制造包括在相对窄的半导体鳍形部之间具有高的长宽比的沟槽内的多个关键工艺，在制造半导体器件500时，深沟槽已经可以在紧跟随沟槽刻蚀的工艺中大部分被重新填满，并且由此中间的窄的半导体鳍形部190被稳定化。在制造期间的倒塌的半导体鳍形部190的风险显著降低，并且由此能运行的半导体器件500的产量得以改善。
相对于其中一方面为源极区域和另一方面为漏极区域被构造在不同的半导体鳍形部中或被构造在同一半导体鳍形部的不同横向部分中的思路，半导体器件500的纯竖直的思路增大了在可供使用的横向半导体面上的整个漂移区横截面的份额。由此，在相同的负载电流的情况下，半导体器件500的面积特定的载荷降低，或面积效率（Flaecheneffizienz）被增大。
根据在图1B中描绘的实施形式，半导体器件500包括沿着第一横向方向延伸的第一半导体鳍形部191和沿着与第一横向方向相交的第二横向方向延伸的第二半导体鳍形部192。在所绘出的实施实例中，两个横向方向彼此垂直地走向。半导体鳍形部191、192形成具有矩形的、例如近似方形的网格的网络，这些网格可以被布置成有规律的行和列。场电极255是具有近似矩形的、例如方形的横向横截面面积的场针（Feldnadeln）。在鳍形部节点上分别相互连接四个半导体鳍形部191、192。
图1C涉及具有场针的实施方案，所述场针被布置在具有有按行彼此相对移位的网格行的网络的网格中。鳍形部节点分别连接三个半导体鳍形部191、192。图1B的十字形的鳍形部节点通过T形鳍形部节点被替换。
在图1D的实施形式中，所有半导体鳍形部190以相同的横向方向彼此平行地走向。
图2至8B涉及上述的由半导体基板500a构成的半导体器件500的制造。
半导体基板500a由半导体层100a组成或者包括所述半导体层100a，所述半导体层100a由单晶半导体材料、例如硅Si、碳化硅SiC、锗Ge、硅锗晶体SiGe、氮化镓GaN或者砷化镓GaAs构成。根据一实施形式，半导体基板500a是硅晶片。根据另一实施形式，半导体基板500a是SOI（绝缘体上的硅（silicon-on-insulator））晶片、例如SOG（玻璃上的硅（silicon-on-glass））晶片，其中半导体层100a被设置在绝缘体基板上。半导体层100a可以例如至少部分地由外延工艺产生，并且可以具有一个或多个分层，所述一个或多个分层在掺杂材料浓度、导电类型或者这两者方面彼此产生差别。在所示出的范围之外，半导体基板500a除了半导体层100a以外还可具有其他半导电的结构和/或介电结构。
半导体层100a在正面上具有平面的第一表面101a，所述第一表面101a与在半导体基板500a的背面上的第二表面102a对置。平行于第一表面101a的方向是横向方向，并且第一表面101a上的法线预先给定垂直取向。
在半导体层100a中构造高掺杂的掩埋层140a。例如，掩埋层140a通过对外延地在基本基板上生长的层的现场掺杂而被构造。根据其他实施形式，掩埋层140a由通过第一或者第二表面101a、102a将掺杂材料引入、例如植入到半导体层100a中而产生。半导体层100a的在第一表面101a和掩埋层140a之间的部分可以具有第一导电类型、例如n型的弱掺杂部。
从正面，直至基平面BP的沟槽250x从第一表面101a出发被引入到半导体层100a中，例如在第一表面101a上使用通过光刻法来结构化的硬掩模的情况下借助于干法刻蚀来引入。此外，沟槽250x的引入可以包括各向异性的、与晶体方向有关的湿化学刻蚀，所述湿化学刻蚀几乎完美地平面地构造在沟槽250x之间所构造的半导体鳍形部190的垂直侧壁的至少部分。在构造了沟槽250x之后可以去除硬掩模。
图2示出了带有掩埋层140的半导体基板500a以及示出了在第一表面101a和基平面BP之间的通过沟槽250x彼此隔开的半导体鳍形部190。基平面BP可以在第一表面101a和掩埋层140a之间或者在掩埋层140a之内走向。
半导体鳍形部190可以被布置成平行的条带。根据所示的实施形式，第一半导体鳍形部191沿着第一横向方向走向，而第二半导体鳍形部192在与第一横向方向正交的第二横向方向上走向。
在正面上，在半导体基板500a上产生介电层251a，该介电层251a以近似相同的层厚度覆盖由半导体鳍形部190和沟槽250x构成的凸起部（Relief）。介电层251a的产生可以包括半导体层100a的半导体材料的热氧化和/或一种或者多种介电材料的沉积。例如，介电层251a的构造包括在使用TEOS的情况下的二氧化硅的沉积。
图3示出了介电层251a，该介电层251a以均匀的厚度覆盖半导体鳍形部190或以均匀的层厚度给沟槽250y加衬。介电层251a的层厚度可以在50nm到300nm之间，例如在80nm到150nm之间。
被加衬的沟槽250y用导电材料填充。例如，由一种导电材料构成的层或者多个由不同导电材料构成的层被沉积，其中被加衬的沟槽250y被填充。紧接着，已被沉积在被加衬的沟槽250y之外的导电材料被收缩至少直至介电层251a的上边缘。
根据一实施形式，被加衬的沟槽250y的填充包括沉积强烈n掺杂的多晶硅，所述强烈n掺杂的多晶硅在干法刻蚀步骤中以在介电层251a的材料上的终点被回蚀（zurueckaetzen）。
图4示出了在半导体鳍形部190的下部分190b之间的带有由介电层251a的部分构造的场电介质251和由所沉积的导电材料的部分构造的场电极255的场电极结构250。该导电材料被收缩直至介电层251a的上边缘。
在半导体鳍形部190的上部分190a之间的介电层251a的上部分被去除，例如通过干化学或者湿化学回蚀来去除。
在去除在第一表面101a之上的部分之前，在去除在第一表面101a之上的所述部分之后，在完全去除介电层251a的上部分之后或者更早，例如在引入沟槽250x之前，掺杂材料从正面来被引入到半导体鳍形部190的上部分190a中。掺杂材料的引入在第一掺杂工艺中包括在第一表面101a旁边引入第一导电类型的掺杂材料，并且在第二掺杂工艺中可以包括以在基平面BP之间的浓度最大值和在第一掺杂工艺中被引入到表面101a旁边的掺杂材料的浓度最大值来引入第二导电类型的掺杂材料。例如在第一和第二掺杂工艺中，掺杂材料以不同的植入能量被植入。第一掺杂工艺可以在第二掺杂工艺之前或者跟随第二掺杂工艺。
图5示出了半导体鳍形部190的被解除的（freigestellt）上部分190a。在半导体鳍形部190中沿着第一表面101a构造源极区域110，所述源极区域110由第一掺杂工艺产生。沟道/本体区域115由第二掺杂工艺产生。半导体鳍形部190的剩余的下部分190b构成漂移区120的部分，并且可以具有半导体层100a的初始的背景掺杂。根据一实施形式，漂移区120中的掺杂材料浓度从基平面BP开始朝着第一表面101a首先轻微降低，并且接着朝着沟道/本体区域115再次剧烈升高。第二掺杂工艺可以对半导体鳍形部190的涉及的部分进行部分地或完整地反掺杂，并确定被分配给在已完成的半导体器件中的相应的半导体鳍形部190的晶体管单元TC的阈值电压。
第一表面101a距通过去除介电层251a的上部分而形成的栅极沟槽150x的下边缘的距离d2至少等于或者大于第一表面101a距在一方面为沟道/本体区域115和另一方面为漂移区120之间的过渡部的距离d1。
按照一实施形式，半导体鳍形部190的上部分190a可以被变薄。例如，各向同性的湿法刻蚀或者干法刻蚀使半导体鳍形部190的被露出的上部分190a变薄。刻蚀相对于场电介质251可以具有高的刻蚀选择性，或者相对于该材料可以是无选择性的。根据其他实施形式，半导体鳍形部190的上部分190a的变薄取消。
图6A和6B示出了带有源极区域110和沟道/本体区域115的半导体鳍形部190的被变薄的上部分190a。栅极沟槽150x的下边缘可以通过各向同性的和/或没有选择性的刻蚀被倒圆。
在构件正面上，另一介电层151x可以至少在半导体鳍形部190的被露出的表面上被产生。另一介电层151x的产生可以包括半导体材料的热氧化和/或一种或者多种介电材料的沉积。例如在半导体基板500a的正面上，氧化硅基于TEOS以至少10和最多100nm的层厚度被沉积。
图7A和7B示出了被沉积的另一介电层151x，所述被沉积的另一介电层151x在正面上以均匀的层厚度覆盖凸出部。另一介电层151x的沿着沟道/本体区域115的部分构成栅极电介质151。另一介电层151x的其他部分可以覆盖场电极。根据另一实施形式，另一介电层151x仅仅被产生在硅上，例如通过热氧化来产生。对于集中于制造JFET晶体管单元的实施形式来说，另一介电层151x的产生取消。
导电的栅极电极材料被沉积，其中栅极沟槽150x被填满。例如从正面起沉积高掺杂的多晶硅。
图8A和8B示出了被沉积的栅极电极材料。栅极电极材料的在栅极沟槽150x中的部分使栅极电极155的彼此隔开的第一部分成形，所述第一部分分别成对地被构造在位于中间的沟道/本体区域115的相互对置的侧上。栅极电极材料的在栅极沟槽150x之外的部分构成栅极电极155的连接栅极电极155的第一部分的第二部分。
在栅极电极155上可以产生介电结构，例如通过沉积一种或多种介电材料来产生。通过光刻的方法，在介电结构220中构造到半导体鳍形部190的第一接触开口，并且在场电极255的垂直投影中构造第二接触开口。例如通过共形沉积（konformeAbscheidung）以及紧接着各向异性刻蚀介电辅助层，沿着接触开口的侧壁构造介电隔离部222。为了构造负载电极以及为了在第一和第二接触开口中构造接触结构，从正面起沉积一种或多种含金属的材料。通过分离由半导体基板500a产生多个相同的根据图1A到1D的半导体器件。
图9A和9B的半导体器件500涉及具有增强型的第一晶体管TE和至少一个耗尽型的第二晶体管TD的ADZFET。晶体管TE、TD分别具有根据图1A的晶体管单元TC。在所绘出的实施实例中，这两个晶体管TE、TD是n沟道IGFET，其中第一晶体管TE的沟道/本体区域115x是p型的，而第二晶体管TD的沟道/本体区域115y是n型的。
这两个晶体管TE、TD的连接层140x、140y彼此分开，例如通过介电结构、本征半导体结构或者有源分隔结构分开。第一晶体管TE的第一负载电极310x使源极端子S成形，或者与源极端子S电连接。第二晶体管TD的第一负载电极310y同时是第一晶体管TE的第二负载电极，并通过晶体管连接391与第一晶体管TE的连接层140x电连接。晶体管连接391可以包括由含金属的材料或者高掺杂的多晶硅材料构成的深接触部，或者包括高掺杂的柱，所述高掺杂的柱从主表面101至少延伸直至第一连接层140x或者延伸到第一连接层140x中。
第一晶体管TE的栅极电极155x与栅极端子G导电连接。第二晶体管TD的栅极电极155y与源极端子S电连接。第二晶体管TD的第二连接层140y与漏极端子D电连接。半导体器件500可以具有另外的耗尽型的第二晶体管，以和第二晶体管TD与第一晶体管TE电连接的方式同样的方式，所述另外的耗尽型的第二晶体管彼此并且与第二晶体管TD电连接。
如在图9B中示出的那样，这两个晶体管TE、TD被配置成共源共栅电路。在半导体器件500的导通的或接通的状态下，施加到栅极端子G上的正电势感生穿过第一晶体管TE的沟道/本体区域115x的电子沟道，由此施加到源极端子上的源极电势被接到第一连接层140x上以及经过晶体管连接391被接到第二晶体管TD的源极区域110y上。同时，同样的源极电势被引导到第二晶体管TD的第二栅极电极155y上。如果相同的电势在第二晶体管TD的栅极电极155y上和在第二晶体管TD的源极区域110y上，那么第二晶体管TD导通或接通，使得半导体器件500将施加到源极端子S上的电势接通到漏极端子D上。
如果栅极端子G上的电势降到第一晶体管TE的阈值电压之下，那么第一晶体管TE截止，并且第一连接层140x以及第二晶体管TD的源极区域110y通过仍然接通的第二晶体管TD经过连接到漏极端子D上的器件而被拉到正电势上。与此相反，负的栅极-源极电势继续在第二晶体管TD的第二栅极电极155y上，使得在足够高的漏极电压的情况下，第二晶体管TD的栅极电势降到其阈值电压之下，并且第二晶体管TD同样截止。第二晶体管TD中的沟道/本体区域115y耗尽，其中移动的负载流子（电子）从第二沟道/本体区域115y中流走。
在第二沟道/本体区域115y中剩下掺杂材料原子的被充正电的静止的原子芯。被加负偏压的场电极250可以补偿在半导体鳍形部190中的漂移区域中的剩余正电荷，使得第二晶体管TD即使在相对高的掺杂材料浓度的情况下在半导体鳍形部190中的第二漂移区域中也具有比较高的截止电压。同时，高掺杂材料浓度降低了半导体器件500的接通电阻以及静态损耗。半导体器件500的截止电压可以通过以共源共栅配置被接在第一晶体管TE和漏极端子D之间的耗尽型晶体管TD的数目来设置。由此，避免用于将半导体器件变薄到与截止电压相匹配的构件厚度的比较昂贵且费时的剥蚀工艺。沟道/本体区域115x、115y经由在至少一个横向方向上与源极区域110交替的高掺杂的接触区被连接到相应的负载电极310x、310y上。

Claims (14)

1.半导体器件，其包括：
半导体鳍形部（190），所述半导体鳍形部（190）被构造在半导体本体（100）的基平面（BP）和主表面（101）之间，并且在所述半导体鳍形部（190）中，分别在所述主表面（101）和沟道/本体区域（115）之间构造源极区域（110），以及在所述沟道/本体区域（115）和所述基平面（BP）之间构造漂移区（120）；
分别在相应的沟道/本体区域（115）的相互对置的两侧上的栅极电极结构（150）；
在彼此相邻的半导体鳍形部（190）之间的经过场电介质（251）与所述漂移区（120）分开的并且从所述主表面（101）延伸直至所述基平面（BP）的场电极结构（250），其中被分配给彼此相邻的半导体鳍形部（190）的栅极电极结构（150）将所述场电极结构（250）的上部分从至少两侧围住；
在所述基平面（BP）和与所述主表面（101）对置的背面表面（102）之间的、净掺杂材料浓度为至少1E18cm-3的被掩埋的连接层（140x）；以及
晶体管连接（391），所述晶体管连接（391）与所述连接层（140x）相连并包括触点或者高掺杂的柱，所述触点或者所述高掺杂的柱从所述主表面（101）延伸直至所述连接层（140x）。
2.根据权利要求1所述的半导体器件，其中，所述场电极结构（250）分别至少延伸超过所述沟道/本体区域（115）和所述基平面（BP）之间的距离的一半。
3.根据权利要求1至2之一所述的半导体器件，其中，所述半导体鳍形部（190）的在所述主表面（101）和在所述沟道/本体区域（115）与所述漂移区（120）之间的过渡部之间的上部分（190a）比在所述上部分（190a）和所述基平面（BP）之间的下部分（190b）窄。
4.根据权利要求1至3之一所述的半导体器件，其中，所述半导体鳍形部（190）的侧壁至少在所述上部分（190a）中是硅晶体的{111}晶体面。
5.根据权利要求1至4之一所述的半导体器件，其中，所述半导体鳍形部（190）沿着第一横向方向延伸。
6.根据权利要求1至4之一所述的半导体器件，其中，第一半导体鳍形部（191）沿着第一横向方向延伸，而第二半导体鳍形部（192）沿着与所述第一横向方向相交的第二横向方向延伸，并且每次两个第一和每次两个第二半导体鳍形部（191，192）在一个鳍形部节点上被连接。
7.根据权利要求1至4之一所述的半导体器件，其中，第一半导体鳍形部（191）沿着第一横向方向延伸，而第二半导体鳍形部（192）沿着与所述第一横向方向相交的第二横向方向延伸，并且每次两个第一半导体鳍形部（191）和一个第二半导体鳍形部（191）在一个鳍形部节点上被连接。
8.根据权利要求1至7之一所述的半导体器件，其特征在于第一接触结构（315a），所述第一接触结构（315a）从所述主表面（101）出发延伸至少直至所述源极区域（110）。
9.根据权利要求1至8之一所述的半导体器件，其中，所述场电介质（251）从所述栅极电极结构（150）延伸直至基平面（BP）。
10.根据权利要求1至9之一所述的半导体器件，其中，所述栅极电极结构（150）具有栅极电极（155）和将所述栅极电极（155）与相应的沟道/本体区域（115）隔开的栅极电介质（151）。
11.用于制造半导体器件的方法，其包括：
从第一表面（101a）直至基平面（BP）将沟槽（250x）刻蚀到半导体层（100a）中，其中在所述沟槽（250x）之间构造半导体鳍形部（190）；
用介电层（251a）给所述沟槽（250x）加衬；
在被加衬有所述介电层（251a）的沟槽（250x）中构造场电极（255）；
去除所述介电层（251a）的上部分，其中在所述半导体鳍形部（190）和所述场电极（255）之间构造栅极沟槽（150x），所述栅极沟槽（150x）使所述半导体鳍形部（190）的紧接着所述主表面（101）的上部分（190a）露出；
使所述半导体鳍形部（190）的上部分（190a）变薄；以及
在将所述半导体鳍形部（190）变薄之后在所述栅极沟槽（150x）中构造栅极电极（155）。
12.根据权利要求11所述的方法，其中，沟槽（250x）的刻蚀包括晶面刻蚀。
13.根据权利要求11所述的方法，其中，所述半导体鳍形部（190）的上部分（190a）的变薄包括场电介质（251）的刻蚀，并且所述栅极沟槽（150x）的下边缘被倒圆。
14.根据权利要求11至13之一所述的方法，其特征在于，在构造所述栅极电极（155）之前，在所述半导体鳍形部（190）的被露出的部分上构造栅极电介质（151）。
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