CN105590871A - 半导体器件和电子器件 - Google Patents

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Abstract

本发明涉及半导体器件和电子器件。根据各种实施例，半导体器件可包括：接触焊盘；设置在接触焊盘之上的金属夹；以及设置在金属夹和接触焊盘之间的多孔金属层，多孔金属层将金属夹和接触焊盘彼此连接。

Description

半导体器件和电子器件
技术领域
各种实施例通常涉及半导体器件和电子器件以及用于将两个金属结构彼此电连接的方法。
背景技术
通常，电子器件可包括例如用于操作电子器件的一个或多个端子，例如输入端子和/或输出端子。一个或多个端子可以通过使用例如一个或多个接合线或一个或多个金属夹来电连接到另一器件、电子电路、引线框或印刷电路板。一个或多个端子可作为例如一个或多个接触焊盘或作为任何其它适当的金属结构被提供。照惯例，接合线或金属夹可被焊接到接触焊盘或可通过其它适当的技术如例如引线接合或通过导电胶合来连接到接触焊盘。可替换地，金属夹可通过使用夹紧连接或插塞连接而连接到接触焊盘。也被称为芯片或管芯的集成电路可包括例如作为金属化的部分的一个或多个接触焊盘，其中接合线或金属夹可用于将集成电路电连接到另一结构，例如连接到引线框或印刷电路板。在半导体工业中存在用于封装芯片或管芯的各种技术，其中例如金属夹可用于在封装期间将功率半导体器件连接到引线框或另一布线结构。
发明内容
根据各种实施例，半导体器件可包括：接触焊盘；设置在接触焊盘之上的金属夹；以及设置在金属夹和接触焊盘之间的多孔金属层，多孔金属层将金属夹和接触焊盘彼此连接。
附图说明
在附图中，相似的参考符号通常指的是遍及不同的视图的相同的部件。附图并不一定按比例，相反通常将重点放在说明本发明的原理上。在下面的描述中，参考下面的附图描述了本发明的各种实施例，其中：
图1在示意性横截面视图或侧视图中示出根据各种实施例的半导体器件；
图2在示意性横截面视图或侧视图中示出根据各种实施例的半导体器件；
图3示出根据各种实施例的用于将第一金属结构和第二金属结构连接到彼此的示意性流程图；
图4A和4B分别在示意性横截面视图或侧视图中示出根据各种实施例的半导体器件；
图5A在示意性顶视图中示出根据各种实施例的半导体器件；
图5B在示意性横截面视图或侧视图中示出根据各种实施例的半导体器件的一部分；
图6A在示意性顶视图中示出根据各种实施例的半导体器件；
图6B在示意性横截面视图或侧视图中示出根据各种实施例的半导体器件的一部分；以及
图7A到7E分别在示意性顶视图中示出根据各种实施例的半导体器件的金属夹的设计。
具体实施方式
下面的详细描述指的是附图，其作为例证示出具体细节和本发明可被实践的实施例。
在本文被描述为示例性的任何实施例或设计不一定被解释为相对于其它实施例或设计是优选的或有利的。关于在侧面或表面“之上”形成的沉积材料使用的词“在…之上”在本文可用于意指可“直接在”暗指的侧面或表面上例如与暗指的侧面或表面直接接触而形成沉积材料。关于在侧面或表面“之上”形成的沉积材料使用的词“在…之上”在本文可用于意指可“间接在”暗指的侧面或表面上形成沉积材料，其中一个或多个附加的层被布置在暗指的侧面或表面和沉积材料之间。
关于提供在载体（例如衬底、晶片、芯片、管芯或半导体工件）上或中的至少一个的结构的（或结构元件的）“横向”延伸或“横向地”紧靠使用的术语“横向”在本文可用于意指沿着载体的表面的延伸或定位关系。那意味着载体的表面（例如衬底的表面、晶片的表面、芯片的表面、管芯的表面或工件的表面）可用作基准，通常被称为主处理表面（例如芯片或管芯的前侧面）。此外，关于结构的（或结构元件的）“宽度”使用的术语“宽度”在本文可用于意指结构的横向延伸。此外，关于结构的（或结构元件的）高度使用的术语“高度”在本文可用于意指沿着垂直于载体的表面（例如垂直于载体的主处理表面）的方向的结构的延伸。关于层的“厚度”使用的术语“厚度”在本文可用于意指垂直于其上该层被沉积的支承物（材料或材料结构）的表面的该层的空间延伸。如果支承物的表面平行于载体的表面（例如平行于主处理表面），则沉积在支承物的表面上的层的“厚度”可与层的高度相同。此外，“垂直”结构可以指的是在垂直于横向方向（例如垂直于载体的主处理表面）的方向上延伸的结构，且“垂直”延伸可以指的是沿着垂直于横向方向的方向的延伸（例如垂直于载体的主处理表面的延伸）。
关于“功率”器件、“功率”集成电路结构或“功率”金属化以及“功率”集成电路、“功率”晶体管、“功率”二极管等使用的术语“功率”在本文可用于意指器件、电路结构，或金属化可配置成处理高电流例如大于大约10A的电流或在大约10A到大约1000A的范围内的电流或甚至大于大约1000A的电流，以及处理高电压例如大于100V的电压或在大约100V到大约10kV的范围内的电压或甚至大于大约10kV的电压。根据各种实施例，功率器件可作为开关或作为整流器被操作。此外，功率器件可能能够携带高电流并可具有高反向阻塞电压（例如反向阻塞电压可大于大约100V或甚至大于大约1000V）。
关于多孔材料、多孔层或多孔金属层使用的术语“多孔”或“多孔性”可在本文用于意指在材料中的在0和1之间（其也可被表示为在0和100%之间的百分比）的孔隙（也被称为孔隙空间、空的空间或孔）的测量，其中多孔性是在总体积之上的孔隙的体积的分数。具有0的多孔性的材料可具有最大材料比密度。在材料中或在层中的孔结构可以是开孔的或闭孔的，其中开孔可被称为有效孔而闭孔可被称为无效孔。
相应地，材料或层可由于在材料中或在层中的孔隙而具有小于理论密度（也被称为真实密度）ρ0的总密度（也被称为体密度）ρ，其中可通过测量总密度并将多孔性Φ计算为1-ρ/ρ0来确定多孔性。在那里，由基质材料提供的孔（孔隙或空的空间）和/或至少部分地填充有不同于基质材料的材料的孔可通过总密度被考虑，而只有形成孔的基质材料可通过理论密度被考虑。根据各种实施例，孔可被填充或部分地填充有流体，例如气体，或换句话说，孔可至少部分地没有例如完全没有固体材料。
根据各种实施例，关于金属层、金属粒子、金属纳米粒子、金属微粒子使用的术语“金属”在本文可用于意指金属例如铜、银、镍、铝、金等以及金属合金例如两种或多于两种金属的合金例如铜/铝合金以及至少一种金属和准金属的合金例如铜/硅合金、铝/硅合金或铜/铝/硅合金。例证地，金属可包括具有金属的一般性质的任何材料，例如金属可以是不透明的、有光泽的并具有高电和热传导性。此外，金属可以是韧性的和易延展的。
根据各种实施例，多孔金属层可包括蜂窝形金属和/或金属泡沫；或换句话说，该层可包括具有故意集成在它的结构中的孔的金属。多孔金属层可具有大于大约20%例如大于大约30%例如大于大约40%例如大于大约50%例如大于大约60%例如大于大约70%例如大于大约80%例如在从大约20%到大约95%的范围内例如在从大约30%到大约90%的范围内例如在从大约40%到大约80%的范围内的孔的体积或（换句话说，多孔性）。根据各种实施例，多孔金属层也可包括金属海绵，或多孔金属层可包括金属纤维。
根据各种实施例，多孔金属层可包括至少一种金属例如铜以及在至少一种金属中的大体积分数的气体填充的孔。孔可被密封（也被称为闭室泡沫）或孔可形成互连网络（也被称为开室泡沫）。根据各种实施例，层可包括具有在从大约60%到大约95%的范围内的多孔性的金属泡沫。
各种实施例可基于下面的知识：泡沫状金属的强度（或换句话说，多孔金属或多孔金属层的强度）可与它的密度有关；例如，当多孔性增加时，材料的强度可减小。根据各种实施例，可通过将孔引入到金属层内来减小金属层的弹性或剪切模量；或换句话说，多孔金属层可具有比没有孔的金属层更小的弹性和/或更小的剪切模量。
根据各种实施例，粒子例如金属粒子可根据它们的直径被分类，其中例如包括具有各种直径的多个粒子（例如粒子分布）的悬浮体特征可在于粒子的平均直径。纳米粒子悬浮体可包括例如粒子，其中粒子的平均直径可以在纳米范围内，例如低于1μm或在从大约1nm到大约1000nm的范围内。微粒子悬浮体可包括例如粒子，其中粒子的平均直径可以在微米范围内，例如低于1mm或在从大约1μm到大约1000μm的范围内、例如在从大约1μm到大约100μm的范围内。根据各种实施例，可通过将包括金属纳米粒子的金属粉末引入到液体溶剂或粘性溶剂内来形成纳米粒子悬浮体。根据各种实施例，可通过将包括金属微粒子的金属粉末引入到液体溶剂或粘性溶剂内来形成微粒子悬浮体。根据各种实施例，液体溶剂或粘性溶剂可包括油墨或膏剂。根据各种实施例，悬浮在溶剂中的金属微粒子和金属纳米粒子也可被称为油墨或膏剂。
根据各种实施例，粒子（例如金属粒子）可具有任何形状，其中粒子的直径可被认为是粒子的最大空间延伸。具有在从大约1nm到大约100nm的范围内的大小（例如具有直径或具有最大空间延伸）的纳米粒子可被称为超细粒子。具有在从大约100nm到大约2.5μm的范围内的大小（例如具有直径或具有最大空间延伸）的粒子可被称为细粒子。具有在从大约2.5μm到大约10μm的范围内的大小（例如具有直径或具有最大空间延伸）的粒子可被称为粗粒子。根据各种实施例，为了形成多孔金属层，可使用超细粒子和细粒子。根据各种实施例，为了形成多孔金属层，可使用超细粒子和粗粒子。根据各种实施例，悬浮在同一溶剂中的超细粒子、细粒子和粗粒子可用于形成多孔金属层。
图1在示意性横截面视图或侧视图中示出根据各种实施例的半导体器件100。半导体器件100可包括至少一个集成电路结构102或包含至少一个集成电路结构的半导体载体102，其中至少一个集成电路结构可包括下列中的至少一个：集成晶体管、集成电容器、集成线圈、集成电阻器或在半导体技术中使用的任何其它集成电路结构、集成电池。根据各种实施例，集成电路结构102可在半导体主体之上和中的至少一个形成。根据各种实施例，半导体器件100（或换句话说，集成电路结构102或半导体载体102）可包括芯片102或管芯102，其中芯片102或管芯102可容易在任何半导体技术中被处理。根据各种实施例，半导体器件100可包括下面的半导体器件中的至少一个或可被配置为下面的半导体器件中的一个：二端子器件例如二极管（例如PIN二极管或肖特基二极管，例如SiC肖特基二极管）和/或三端子器件例如MOSFET（金属氧化物半导体场效应晶体管）、JFET（结栅极场效应晶体管）例如SiCJFET、晶闸管（例如在金属氧化物半导体（MOS）技术中）、IGBT（绝缘栅双极晶体管）等。此外，半导体器件100可包括多于三个端子。根据各种实施例，半导体器件100可以是或可包括在任何技术中例如在MOS技术中或在CMOS（互补金属氧化物半导体）技术中容易处理的集成电路或集成电路结构。
根据各种实施例，半导体载体102和/或集成电路结构102可包括下列中的至少一个或可配置成提供下列中的至少一个：容易处理的集成电路、CMOS（互补金属氧化物半导体）集成电路、双极晶体管、IGBT和/或微机电系统（MEMS）或另一部件或另一结构，如例如芯片、存储器芯片、管芯、微处理器、微控制器、存储器结构、电荷储存存储器、随机存取存储器、动态随机存取存储器、逻辑电路、传感器、纳米传感器、集成收发器、微机械器件、微电子器件、纳米电子器件、电气电路、数字电路、模拟电路和基于半导体技术的任何其它电子器件。
此外，半导体器件100可以是功率半导体器件100，例如包括功率集成电路（例如功率晶体管、功率开关、功率二极管、功率收发器、功率放大器等）。根据各种实施例，功率半导体器件100可配置成在高电压和高电流下例如在大约100V的电压下以大于10A的电流操作。根据各种实施例，功率半导体器件例如功率二极管、功率双极结晶体管、功率绝缘栅双极晶体管或功率金属氧化物半导体场效应晶体管（功率MOSFET）可在一直到1000V或一直到5000V的电压下，且在一直到100A或一直到5000A的高电流下操作。如在本文提及的功率半导体器件或功率集成电路结构可以是或可包括下列中的至少一个：二端子功率器件例如功率二极管和/或三端子器件例如功率MOSFET、功率JFET、功率晶闸管、功率IGBT等。此外，如在本文提及的半导体器件、半导体功率器件或功率集成电路结构可以是或可包括例如具有四个或多于四个的端子的任何其它适当的多端子器件，例如功率发射器器件、功率接收器器件、功率收发器器件、功率RF（射频）开关等。
根据各种实施例，半导体器件100可包括至少一个接触焊盘104（例如一个或多个接触焊盘104）或接触焊盘结构104。至少一个接触焊盘104可设置在至少一个集成电路结构102之上或在包括至少一个集成电路结构的半导体载体102之上。至少一个接触焊盘104可以电接触至少一个集成电路结构102。例证地，至少一个接触焊盘104可被提供来允许操作至少一个集成电路结构102。根据各种实施例，至少一个接触焊盘104可以是半导体器件100的端子、集成电路结构102的端子、芯片102的端子或管芯102的端子。
根据各种实施例，至少一个接触焊盘104可以是在芯片102或管芯102的第一侧处提供的金属化的（例如前侧金属化的或背侧金属化的）部分，其中金属化可电连接到至少一个集成电路结构102。至少一个接触焊盘104可包括包含多个子层的层堆叠的单层。
此外，半导体器件100可包括设置在至少一个接触焊盘104之上（例如直接在至少一个接触焊盘104上）的多孔金属层106。根据各种实施例，多孔金属层106可包括下列中的至少一个：具有带有例如小于大约2nm的大小的孔的微孔性金属、具有带有例如在从大约2nm到大约50nm的范围内的大小的孔的中孔性金属、具有带有例如大于大约50nm的大小的孔的大孔性金属。
根据各种实施例，多孔金属层106可包括具有例如大于大约100nm、例如大于大约200nm、例如大于大约300nm、例如大于大约400nm、例如大于大约500nm、例如大于大约600nm、例如大于大约700nm、例如大于大约800nm、例如大于大约900nm、例如大于大约1μm、例如大于大约2μm、例如大于大约5μm、例如大于大约10μm、例如大于大约15μm的大小（例如直径）的孔。此外，多孔金属层106可包括开孔和/或闭孔。
此外，半导体器件100可包括设置在多孔金属层106之上（例如直接在多孔金属层106上）的至少一个金属夹108。根据各种实施例，多孔金属层106可将金属夹108和接触焊盘104彼此例如机械和/或电气地连接。
根据各种实施例，可例如通过将悬浮体印刷在接触焊盘104之上（例如将悬浮体引入到在接触焊盘104和金属夹108之间提供的间隙内），悬浮体包括悬浮在有机溶剂中的金属微粒子和金属纳米粒子，并通过使印刷在接触焊盘104之上（或被提供在接触焊盘104和金属夹108之间）的悬浮体退火（也被称为热处理）来形成多孔金属层106。在退火期间，有机溶剂可至少部分地被排出，且金属微粒子和金属纳米粒子可成团；因而金属微粒子和金属纳米粒子形成多孔金属层106。可在预定义的气体环境中执行退火。
在一个或多个实施例中，多孔金属层106可包括多孔铜。因此，多孔金属层106可具有高热和电传导性，其中与没有孔的铜层比较，多孔金属层106可同时具有减小的剪切模量。照惯例，金属层（例如铜层）可通过物理气相沉积或化学气相沉积而沉积在接触焊盘之上，其中金属层可基本上没有孔。
根据各种实施例，金属夹108可包括与多孔金属层106相同的金属例如铜。因此，金属夹108可在退火期间粘附到多孔金属层106。此外，接触焊盘104（或接触焊盘104的最上面的层）可包括与多孔金属层106相同的金属例如铜。因此，接触焊盘104可在退火期间粘附到多孔金属层106。在一个或多个实施例中，多孔金属层106、接触焊盘104和金属夹108可包括被选择来在退火期间形成合金的一个或多个金属。
根据各种实施例，多孔金属层106可具有大于大约5μm、例如在从大约5μm到大约10μm的范围内、例如在从大约20μm到大约60μm的范围内的厚度。此外，金属夹108可具有大于大约5μm、例如大于大约50μm、例如大于大约100μm或例如在从大约5μm到大约1mm的范围内的厚度。与一般在半导体处理中使用的层比较，金属夹108可以是大而重的金属部分。根据各种实施例，至少一个接触焊盘104可具有例如从顶部看的正方形或矩形表面104s（参见例如图5A）。然而，根据另外的实施例，也可提供非正方形或非矩形表面。至少一个接触焊盘104的表面积可以大于大约25μm2、例如大于大约100μm2、例如大于大约1000μm2、例如大于大约1mm2。此外，金属夹108可至少部分地覆盖接触焊盘104，且相应地，多孔金属层106可至少部分地覆盖接触焊盘104。
根据各种实施例，半导体器件100可包括多个接触焊盘104，其中多个接触焊盘104的每个接触焊盘104可由相应的金属夹108电接触。根据各种实施例，半导体器件100可包括壳体或所谓的封装，其中金属夹108可将集成电路结构102（或芯片102或管芯102）电连接到封装。封装可包括例如引线框，且金属夹108可将集成电路结构102电连接到引线框。可替换地，封装可包括例如任何其它接触结构（例如管脚或球），且金属夹108可将集成电路结构102电连接到封装的接触结构。根据各种实施例，如果半导体器件100是功率半导体器件，则封装可以是功率半导体封装，如在半导体工业中使用的。
根据各种实施例，金属夹108可被穿孔（参见例如图2或图6A到7E）。根据各种实施例，半导体器件100可包括硅或可被提供在包括硅或由硅组成的工件中。根据各种实施例，半导体器件100可包括碳化硅或可被提供在包括碳化硅或由碳化硅组成的工件中。根据各种实施例，半导体器件100可包括氮化镓或可被提供在包括氮化镓或由氮化镓组成的工件中。然而，半导体器件100可包括除了硅以外的其它半导体材料或可由除了硅以外的其它半导体材料制成。
根据各种实施例，多孔铜层可用于电接触任何电子电路或电子器件。使用多孔铜层可允许将金属夹和/或接合线（或任何其它类型的金属结构）粘附到接触焊盘，从而也提供导电连接。换句话说，图1可示出电子器件100，其可包括：接触焊盘104；设置在接触焊盘104之上的金属结构108（例如金属夹、接合线或任何其它类型的金属结构）；以及设置在金属焊盘104和金属结构108之间的多孔铜层106，多孔铜层106将接触焊盘104和金属结构108彼此例如机械和电气地连接。根据各种实施例，电子器件100可包括：第一金属结构104（例如接触焊盘、金属化的至少部分或任何其它类型的金属结构）；设置在第一金属结构104之上的第二金属结构108（例如金属夹、接合线或任何其它类型的金属结构）；以及设置在第一金属结构104和第二金属结构108之间的多孔铜层106，多孔铜层106将第一金属结构104和第二金属结构108彼此例如机械和电气地连接。
在下文中描述了半导体器件100或电子器件100的各种修改和/或配置以及提及多孔金属层106（例如多孔铜层106）和例如配置为金属夹108的金属结构的细节，其中参考图1所述的特征和/或功能可类似地被包括。此外，在下文中所述的特征和/或功能可被包括在半导体器件100或电子器件100中或可与半导体器件100或电子器件100组合，如之前参考图1所述的。
图2在示意性横截面视图或侧视图中示出根据各种实施例的半导体器件100（或电子器件100），其中金属夹108（或金属结构108）可包括从面向多孔金属层106的金属夹108的第一侧108a延伸到与第一侧108a相对的金属夹108的第二侧108b的凹口结构208。例证地，金属夹108（或金属结构108）可具有至少部分地暴露多孔金属层106的一个或多个凹口。凹口结构208可配置成使得金属夹108具有蜿蜒结构或梳状结构。凹口结构208可在金属夹108中形成为蜿蜒结构或梳状结构。凹口结构208可在金属夹108中形成为洞结构。
图3在示意流程图中示出根据各种实施例的方法300，例如用于将第一金属结构（例如在图1或2中的104）和第二金属结构（例如在图1或2中的108）彼此（机械地和/或电气地）连接的方法300。根据各种实施例，方法300可包括：在310中，在第一金属结构的表面之上形成层（例如悬浮体层），该层包括悬浮在溶剂中（例如在有机溶剂中）的金属微粒子和金属纳米粒子；在320中，在该层之上设置第二金属结构，其中第二金属结构可与该层物理接触；以及在330中，（例如随后）通过热处理由该层形成多孔金属层（例如在图1或2中的106），多孔金属层将第一金属结构和第二金属结构彼此连接。
此外，形成悬浮体层（也被称为层）可包括印刷过程，其中在溶剂中的金属微粒子和金属纳米粒子的悬浮体可以至少部分地是液体的，例如液体或粘性的。有机溶剂可包括例如一个或多个有机聚合物或一个或多个有机低聚物，其中可在存在甲酸时执行热处理。
溶剂（例如有机溶剂）可通过热处理从悬浮体层至少部分地排出，且金属微粒子和金属纳米粒子中的至少一个在热处理期间成团。例证地，金属纳米粒子可提供在形成具有例如大于大约30%的高多孔性的多孔金属层的金属微粒子之间的胶合。只使用金属微粒子可引起在热处理之后在金属微粒子之间的差连接，且只使用金属纳米粒子可相反导致比在具有这样的高多孔性的金属层密集的金属层。
根据各种实施例，金属微粒子可包括例如具有在微米范围内的大小的铜微粒子，如已经描述的。根据各种实施例，金属纳米粒子可包括例如具有在纳米范围内的大小的铜纳米粒子，如已经描述的。此外，可在小于金属的体熔化温度的温度下执行热处理，例如对于铜纳米粒子和铜微粒子，可在从大约200℃到大约400℃的范围内的温度下、例如在大约300℃的温度下执行热处理，其中铜的体熔化温度是例如大约1085℃。此外，可在惰性气体（包括例如氩、氮或氦）中执行热处理。此外，如已经描述的，可在热处理期间（例如以还原气体的形式）提供还原剂，例如甲酸，以排出有机溶剂和/或防止在热处理期间的金属微粒子和金属纳米粒子的氧化。
根据各种实施例，多孔金属层（例如多孔金属泡沫）可用作在芯片金属化（例如在图1或2中的104）和金属夹（例如在图1或2中的108）之间的连接层，如在本文所述的。与如照惯例使用的固体互连层比较，多孔金属层可具有减小的剪切模量和因此更方便的机械性质。例如，由于多孔金属层的减小的剪切模量，更少的力可从金属夹（例如在图1或2中的108）转移到硅芯片或硅管芯（例如在图1或2中的102）（或到接触焊盘，例如在图1或2中的106），如例如在图4A和4B中所示的。
根据各种实施例，图4A和图4B分别在示意性横截面视图或侧视图中示出根据各种实施例的半导体器件100。通常，例如在具有线夹互连的功率封装中的具有大表面积的芯片（或管芯）可能在操作芯片期间或由于温度的改变而受到机械应力或应变，其中施加到芯片上的机械应力或应变可引起在封装中的芯片破裂（或管芯破裂，例如在芯片或管芯中的裂开）。机械应力或应变可例如由芯片（或管芯）的硅和金属夹的金属的不同热膨胀系数（CTE）或由硅和引线框的不同热膨胀系数（CTE）引起。
在芯片和互连层之间的界面（照惯例由焊料或粘合剂提供）处的剪切应力τ或-τ可使应力进入芯片内。然而，所转移的应力的量可由互连层的剪切模量（材料常数）G限定。因此，照惯例使用的固体互连层可能需要硅的厚度、引线框的厚度、焊料层的厚度的适应，或可能限制芯片的大小，或可能导致大尺度的孔隙。
根据各种实施例，在芯片102和金属夹108之间或在芯片102和引线框之间的界面处（例如在多孔金属层106和接触焊盘104之间的界面处和/或在多孔金属层106和金属夹108之间的界面处）的剪切应力可通过多孔金属层（例如通过具有大多孔性的金属泡沫）减小。根据各种实施例，由于大多孔性，剪切模量G可被减小。剪切应力τ可与剪切模量成正比。
根据各种实施例，如图4A和4B所示，被引入到硅管芯102内的应变εsilicon可由硅102的热膨胀系数CTEsilicon和金属夹108的热膨胀系数CTEclip定义如下：
其中ΔT是引起热膨胀的温度改变，其中长度的相对改变是Δl/l。此外，剪切应力τ与剪切应变γ有关，其中
以及
如下：
，
其中G是由以下给出的材料的剪切模量：
其中E是杨氏模量，以及ν是泊松比。
作为结果，穿过多孔金属层106转移到硅管芯102（如例如在图4B中示出的）的剪切应力τ可与多孔金属层106的材料的杨氏模量E成比例，换句话说，与多孔金属106的杨氏模量E成比例。多孔金属层106的杨氏模量E由多孔金属层106的金属（例如铜）的杨氏模量E0和多孔性P给出，如下：
因此，根据各种实施例，用作在芯片102和线夹108之间的互连层的多孔层106例如具有大多孔性的金属泡沫106（也被称为大孔性金属泡沫106）可引起在界面处的剪切应力的减小，因为互连层的剪切模量G由于多孔性而减小。例证地，多孔金属层106可以是补偿由金属夹108和硅管芯102（或芯片102或金属接触焊盘104）的不同CTE引起的机械应力的缓冲层。
作为示例，大约10%的大多孔性、例如大约10%体积分数的大多孔性（例如具有大约1μm的大小的孔隙）可导致大约10%的管芯102中的最大应力的减小。这个行为可以基本上是线性的，如上所述。根据各种实施例，多孔金属层106可包括例如具有大于大约1μm的孔大小的下列材料中的至少一个：大孔性铜、大孔性铝、大孔性银、大孔性镍。
如图4A所示，接触焊盘104可以是前侧金属化或可以是硅管芯102或硅芯片102的前侧金属化的部分。多孔金属层106可具有厚度h并（例如横向）变形了形变Δl。
根据各种实施例，如在图5A在半导体器件100的金属夹108的示意性顶视图中和图5B在半导体器件100的多孔金属层106和金属夹108的示意性横截面视图中示出的，可通过印刷包括微粒子和纳米粒子（例如铜微粒子和铜纳米粒子）的膏剂或油墨（其中在热处理被执行之前膏剂或油墨与接触焊盘104和金属夹108直接物理接触）并随后干燥膏剂或油墨并烧结微粒子和纳米粒子来形成多孔金属层106。
使用金属泡沫作为在金属夹108和接触焊盘104或芯片金属化104之间的连接可允许通过干燥和烧结（换句话说，通过退火或通过热处理）从包括微粒子和纳米粒子的膏剂或油墨形成机械稳定连接，其中在干燥和烧结期间油墨添加剂和/或膏剂添加剂（例如溶剂，例如反应产物）的适当除气504可被提供，和/或其中在干燥和烧结期间处理气体（例如用于化学还原）的适当扩散504可被提供。根据各种实施例，大规模电连接可在用于由在接触焊盘104和金属夹108之间提供的层形成多孔金属层106的热处理期间由扩散504（例如气态还原剂到在接触焊盘104和金属夹108之间提供的悬浮体层内的扩散）和除气504（例如溶剂和/或反应产物从在接触焊盘104和金属夹108之间提供的悬浮体层出来的除气）限制。因此，为大规模电连接（例如在正方形毫米大小中）提供的金属夹108可被穿孔或图案化以确保在热处理期间的适当除气和扩散，如例如在图6A到7E中所示的。
根据各种实施例，金属夹108的穿孔可例如支持在热处理期间溶剂的排出。此外，金属夹108的穿孔可例如允许还原剂接近悬浮体层的所有区以由悬浮体层形成均匀的多孔金属层106。悬浮体层可以是包括金属微粒子和金属纳米粒子的油墨或膏剂。
如在图6A在半导体器件100的金属夹108上和接触焊盘104上的示意性顶视图中和在图6B在半导体器件100的多孔金属层106和金属夹108的对应的示意性横截面视图中所示的，金属夹108可包括穿过金属夹108延伸并暴露待退火的悬浮体层并在悬浮体层的热处理被执行之后暴露多孔金属层106的一个或多个凹口，如已经所述的。
例证地，金属夹108的设计可在用于由悬浮体层形成多孔金属层106的热处理期间通过热处理允许在悬浮体层中的气体交换604。多孔金属层106可包括梳状结构、蜿蜒结构和/或至少部分地暴露悬浮体层的穿孔结构，使得用于气体交换的所需扩散路径604变得更短。
根据各种实施例，金属夹108可包括彼此间隔开的多个金属夹结构608（例如所谓的金属指状物）。根据各种实施例，用于气体交换的扩散路径604的所需长度可以例如是大约30μm，且因此金属夹结构608中的每一个的最大横向延伸或宽度601可以是大约60μm。可替换地，作为示例，用于气体交换的扩散路径604的所需长度可以是大约100μm，且因此金属夹结构608中的每一个的最大横向延伸或宽度601可以是大约200μm。然而，用于气体交换的所需扩散路径604的长度可以与所使用的气体且例如与将由膏剂或油墨形成的多孔金属层106的多孔性有关，并可因此呈现不同的值。
图7A在示意性顶视图中示出根据各种实施例的金属夹108的设计，其中金属夹108可具有蜿蜒结构。图7B在示意性顶视图中示出根据各种实施例的具有凹口208的金属夹108的设计，其中在金属夹108中的凹口208可具有蜿蜒结构。图7C在示意性顶视图中示出根据各种实施例的具有凹口208的金属夹108的设计，其中在金属夹108中的凹口208可具有蜿蜒结构且其中金属夹108还包括穿孔708。穿孔708可包括穿过金属夹108延伸的多个通孔。图7D在示意性顶视图中示出根据各种实施例的金属夹108的设计，其中多个凹口208可被提供在金属夹108中使得金属夹108可具有梳状结构。图7E在示意性顶视图中示出根据各种实施例的金属夹108的设计，其中金属夹108可包括穿孔708。穿孔708可包括穿过金属夹108例如垂直地穿过金属夹108、或换句话说从金属夹108的第一侧108a到金属夹108的第二侧108b延伸的多个通孔，如已经例如参考图2所述的。
根据各种实施例，半导体器件可包括：接触焊盘；设置在接触焊盘之上的金属夹；以及设置在金属夹和接触焊盘之间的多孔金属层，多孔金属层将金属夹和接触焊盘彼此连接。根据各种实施例，半导体器件可包括：接触焊盘；设置在接触焊盘之上的金属夹；以及设置在金属夹和接触焊盘之间的金属泡沫层，金属泡沫层将金属夹和接触焊盘彼此连接。金属夹可包括在金属夹中提供的狭缝和洞。
根据各种实施例，多孔金属层可包括多孔铜或由多孔铜组成。根据各种实施例，多孔金属层可包括开孔和/或闭孔。
根据各种实施例，金属夹可包括铜（例如体铜，例如涂覆有金属的体铜）或可由铜（例如体铜，例如涂覆有金属的体铜）组成。根据各种实施例，金属夹和/或接触焊盘可包括镀铜例如镀Ni铜、镀Ni-NiP铜或镀Ag铜或可由镀铜例如镀Ni铜、镀Ni-NiP铜或镀Ag铜组成。根据各种实施例，金属夹可以是金属板。
根据各种实施例，半导体器件可包括芯片或管芯，例如硅管芯，其中接触焊盘可电接触芯片或管芯。根据各种实施例，半导体器件可包括集成电路结构，其中接触焊盘可电接触集成电路结构。根据各种实施例，半导体器件可包括至少部分地包围芯片、管芯或半导体器件的集成电路结构的封装或壳体。
根据各种实施例，半导体封装可包括：集成电路结构（例如芯片或管芯）、包括至少一个端子（例如至少一个接触焊盘）的集成电路结构；设置在至少一个端子之上的金属夹；以及设置在金属夹和至少一个端子之间的多孔金属层（例如金属泡沫层），多孔金属层（或金属泡沫层）将金属夹和至少一个端子彼此连接。金属夹可将多芯片封装的两个或多于两个的芯片彼此电连接。
根据各种实施例，金属夹可以是将芯片、管芯或半导体器件的集成电路结构连接到半导体器件的芯片封装的封装互连。根据各种实施例，半导体器件可以是半导体封装。
根据各种实施例，接触焊盘可包括铜或可由铜组成。
根据各种实施例，金属芯片可被穿孔。根据各种实施例，金属夹可包括穿过金属夹延伸的多个洞。根据各种实施例，金属夹可包括穿过金属夹延伸的多个狭缝或凹口。根据各种实施例，金属夹可被穿孔有在空间上周期性地布置的洞和/或狭缝。
根据各种实施例，金属夹可包括从面向多孔金属层（或金属泡沫层）的金属夹的第一侧延伸到与第一侧相对的金属夹的第二侧的凹口结构。此外，凹口结构可配置成使得金属夹具有蜿蜒结构或梳状结构。
根据各种实施例，电子器件可包括：接触焊盘；设置在接触焊盘之上的金属结构；以及设置在接触焊盘和金属结构之间的多孔铜层，多孔铜层将接触焊盘和金属结构彼此连接。根据各种实施例，电子器件可包括：电子电路，电子电路包括至少一个接触焊盘；设置在至少一个接触焊盘之上的金属结构；以及设置在至少一个接触焊盘和金属结构之间的多孔铜层，多孔铜层将至少一个接触焊盘和金属结构彼此连接。
根据各种实施例，金属结构可包括或可以是引线框或印刷电路板。此外，电子器件可以是或可包括半导体器件。根据各种实施例，接触焊盘可以是在半导体器件的芯片或管芯的背侧处的背侧接触焊盘。此外，接触焊盘可以是背侧金属化的一部分以将半导体器件的芯片或管芯连接到引线框。此外，接触焊盘可以是背侧金属化的一部分以将半导体器件的芯片或管芯连接到半导体器件的另一芯片或管芯，例如在半导体器件包括多个芯片或管芯的情况下。
根据各种实施例，多孔铜层可包括具有大于大约10%的多孔性的铜或可由具有大于大约10%的多孔性的铜组成。根据各种实施例，多孔铜层可包括具有大于大约20%的多孔性的铜或可由具有大于大约20%的多孔性的铜组成。根据各种实施例，多孔铜层可包括具有大于大约30%的多孔性的铜或可由具有大于大约30%的多孔性的铜组成。根据各种实施例，多孔铜层可包括具有大于大约40%的多孔性的铜或可由具有大于大约40%的多孔性的铜组成。根据各种实施例，多孔铜层可包括具有大于大约50%的多孔性的铜或可由具有大于大约50%的多孔性的铜组成。根据各种实施例，多孔铜层可包括具有大于大约60%的多孔性的铜或可由具有大于大约60%的多孔性的铜组成。
根据各种实施例，多孔铜层可具有大于大约5μm的厚度。根据各种实施例，多孔铜层可具有大于大约10μm的厚度。根据各种实施例，多孔铜层可具有大于大约20μm的厚度。根据各种实施例，多孔铜层可具有大于大约130μm的厚度。
根据各种实施例，金属结构可包括或可以是金属夹。根据各种实施例，金属结构可包括或可以是接合线。
根据各种实施例，接触焊盘可包括可在热处理期间形成具有铜的合金的第一材料。根据各种实施例，接触焊盘可包括铜或可由铜组成。
根据各种实施例，金属结构可包括可在热处理期间形成具有铜的合金的第二材料。根据各种实施例，接触焊盘可包括铜或可由铜组成。
根据各种实施例，接触焊盘和/或金属夹可包括下列材料中的至少一个：铜、镍、磷、锡、银、金。
根据各种实施例，该方法可包括：在第一金属结构的表面之上形成悬浮体层，悬浮体层包括在有机溶剂中悬浮的金属微粒子和金属纳米粒子；在悬浮体层之上设置第二金属结构，其中第二金属结构可以与悬浮体层（直接）物理接触；以及随后通过热处理由悬浮体层形成多孔金属层，多孔金属层将第一金属结构和第二金属结构彼此连接。
根据各种实施例，方法（例如用于将第一金属结构和第二金属结构彼此连接）可包括：在第一金属结构的表面之上形成悬浮体层，悬浮体层包括在液体或粘性溶剂（例如有机液体或有机溶剂）中悬浮的金属微粒子和金属纳米粒子；在悬浮体层之上设置第二金属结构，其中第二金属结构可以与悬浮体层（直接）物理接触；以及随后通过热处理由悬浮体层形成多孔金属层，多孔金属层将第一金属结构和第二金属结构彼此连接。
根据各种实施例，可在还原气体或还原剂例如甲酸存在时执行热处理。还原气体或还原剂可防止在热处理期间金属粒子的氧化。根据各种实施例，可在甲酸和至少一种惰性气体（例如氮和/或氩）存在时执行热处理。
根据各种实施例，可通过热处理从悬浮体层至少部分地排出有机溶剂，且金属微粒子和金属纳米粒子中的至少一个可在热处理期间彼此成团。
根据各种实施例，金属微粒子可包括或可以是铜微粒子。根据各种实施例，金属微粒子可包括或可以是镍微粒子。根据各种实施例，金属微粒子可包括或可以是银（例如用原子符号Ag表示）微粒子。根据各种实施例，金属微粒子可包括或可以是金微粒子。
根据各种实施例，金属纳米粒子可包括或可以是铜纳米粒子。根据各种实施例，金属纳米粒子可包括或可以是镍纳米粒子。根据各种实施例，金属纳米粒子可包括或可以是银纳米粒子。根据各种实施例，金属纳米粒子可包括或可以是金纳米粒子。
根据各种实施例，可在小于金属纳米粒子和/或金属微粒子的金属的体熔化温度的温度下执行热处理。
根据各种实施例，可例如在金属纳米粒子和/或金属微粒子可包括铜或可由铜组成的情况下在小于铜的体熔化温度的温度下执行热处理。
根据各种实施例，方法可包括：在第一金属结构的表面之上形成层，该层包括金属微粒子和金属纳米粒子；在该层之上设置第二金属结构，其中第二金属结构与该层物理接触；以及通过热处理由该层形成多孔金属层，多孔金属层将第一金属结构和第二金属结构彼此连接。
此外，该层可包括悬浮在有机溶剂中的金属微粒子和金属纳米粒子。可通过热处理至少部分地排出有机溶剂。可替换地，该层可包括在热处理期间形成金属微粒子和金属纳米粒子的前体。前体可包括包含金属的化合物，其在热处理期间提供金属微粒子和金属纳米粒子。金属微粒子和金属纳米粒子可通过温度热解而由前体形成。该层可包括包含金属的前体，且金属微粒子和金属纳米粒子可例如在热处理期间或通过预退火由包含金属的前体形成。
根据各种实施例，用于形成金属粒子或金属层的前体可包括金属络合物。根据各种实施例，用于形成铜粒子或铜层的前体可以是甲酸铜，例如(HCO2)2CuxH2O。
根据各种实施例，方法可包括：在第一金属结构之上形成层，该层包括用于形成金属微粒子和金属纳米粒子（例如在热处理期间）的前体；在该层之上设置第二金属结构，其中第二金属结构与该层物理接触；以及通过热处理由该层形成金属微粒子和金属纳米粒子并由金属微粒子和金属纳米粒子形成多孔金属层，多孔金属层将第一金属结构和第二金属结构彼此连接。
根据各种实施例，方法可包括：在第一金属结构之上形成层，该层包括用于在热处理期间形成金属微粒子和金属纳米粒子的前体；在该层之上设置第二金属结构，其中第二金属结构与该层物理接触；以及将该层加热（或退火）以便由该层形成多孔金属层，多孔金属层将第一金属结构和第二金属结构彼此连接。
虽然已经参考特定的实施例特别示出和描述了本发明，但本领域中的技术人员应理解，在形式和细节上的各种改变可在那里被做出而不偏离如所附权利要求限定的本发明的精神和范围。本发明的范围因此由所附权利要求指示，且出现在权利要求的等效形式的意义和范围内的所有改变因此意在被包含。

Claims (20)

1.一种半导体器件，包括：
接触焊盘；
金属夹，其设置在所述接触焊盘之上；以及
多孔金属层，其设置在所述金属夹和所述接触焊盘之间，所述多孔金属层将所述金属夹和所述接触焊盘彼此连接。
2.如权利要求1所述的半导体器件，
其中所述多孔金属层可包括多孔铜。
3.如权利要求1所述的半导体器件，
其中所述接触焊盘包括下列材料中的至少一个：
铜；
镍；
镍/磷；
锡；
银；
金。
4.如权利要求1所述的半导体器件，
其中所述金属夹包括下列材料中的至少一个：
铜；
镍；
镍/磷；
锡；
银；
金。
5.如权利要求1所述的半导体器件，
其中所述金属夹被穿孔。
6.如权利要求1所述的半导体器件，
其中所述金属夹包括从面向所述多孔金属层的所述金属夹的第一侧延伸到与所述第一侧相对的所述金属夹的第二侧的凹口结构。
7.如权利要求6所述的半导体器件，
其中所述凹口结构配置成使得所述金属夹具有蜿蜒结构或梳状结构中的至少一个。
8.一种电子器件，包括：
接触焊盘；
金属结构，其设置在所述接触焊盘之上；以及
多孔铜层，其设置在所述接触焊盘和所述金属结构之间，所述多孔铜层将所述接触焊盘和所述金属结构彼此连接。
9.如权利要求8所述的电子器件，
其中多孔铜层包括具有大于大约10%的多孔性的铜。
10.如权利要求8所述的电子器件，
其中多孔铜层具有大于大约5μm的厚度。
11.如权利要求8所述的电子器件，
其中所述金属结构包括金属夹。
12.如权利要求8所述的电子器件，
其中所述接触焊盘包括能够形成具有铜的合金的第一材料。
13.如权利要求8所述的电子器件，
其中所述金属结构包括能够形成具有铜的合金的第二材料。
14.一种方法，包括：
在第一金属结构之上形成层，所述层包括金属微粒子和金属纳米粒子；
在所述层之上设置第二金属结构，其中所述第二金属结构与所述层物理接触；以及
通过热处理由所述层形成多孔金属层，所述多孔金属层将所述第一金属结构和所述第二金属结构彼此连接。
15.如权利要求14所述的方法，
在还原剂存在时执行所述热处理。
16.如权利要求14所述的方法，
其中所述层的所述金属微粒子和所述金属纳米粒子悬浮在溶剂中，其中所述溶剂通过所述热处理至少部分地从所述层被排出。
17.如权利要求14所述的方法，
其中在所述第一金属结构之上形成所述层包括在所述第一金属结构之上形成包含金属的前体以及由所述包含金属的前体形成所述金属微粒子和所述金属纳米粒子。
18.如权利要求14所述的方法，
其中，所述金属微粒子和所述金属纳米粒子中的至少一个在所述热处理期间成团。
19.如权利要求14所述的方法，
其中所述金属微粒子包括铜微粒子。
20.如权利要求14所述的方法，
其中所述金属纳米粒子包括铜纳米粒子。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210407720A1 (en) * 2018-11-28 2021-12-30 Kyocera Corporation Planar coil and transformer, wireless electric power transmission device, and electromagnet that include it
US11469358B1 (en) * 2019-02-19 2022-10-11 Meta Platforms Technologies, Llc Formation of nanoporous copper interconnect for electrical connection
US11929299B2 (en) * 2021-05-06 2024-03-12 Qualcomm Incorporated High-power die heat sink with vertical heat path
US11948853B2 (en) 2021-05-06 2024-04-02 QUALCOMM Technologies Incorporated High-power die heat sink

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6215185B1 (en) * 1998-12-11 2001-04-10 Mitsubishi Denki Kabushiki Kaisha Power semiconductor module
CN1949525A (zh) * 2005-10-11 2007-04-18 昂科公司 包含一体式旁路二极管的太阳能电池的可靠互连
CN1956325A (zh) * 2005-10-26 2007-05-02 富士通媒体部品株式会社 表面声波器件
CN101015055A (zh) * 2004-09-13 2007-08-08 国际整流器公司 功率半导体封装
CN101356633A (zh) * 2005-11-01 2009-01-28 Nxp股份有限公司 半导体裸片的封装方法以及通过该方法形成的裸片封装
CN101499450A (zh) * 2008-01-28 2009-08-05 株式会社瑞萨科技 半导体装置及其制造方法
US20100187678A1 (en) * 2009-01-23 2010-07-29 Renesas Technology Corp. Semiconductor device and method of manufacturing the same
CN102054859A (zh) * 2009-10-29 2011-05-11 英飞凌科技奥地利有限公司 双极型半导体器件和制造方法
CN102738105A (zh) * 2011-03-29 2012-10-17 精工电子有限公司 半导体装置及其制造方法
US20130256894A1 (en) * 2012-03-29 2013-10-03 International Rectifier Corporation Porous Metallic Film as Die Attach and Interconnect

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5495978A (en) * 1994-09-06 1996-03-05 Thermacore, Inc. Bonding diverse thermal expansion materials
JP2008153470A (ja) * 2006-12-18 2008-07-03 Renesas Technology Corp 半導体装置および半導体装置の製造方法
US8900921B2 (en) * 2008-12-11 2014-12-02 Stats Chippac, Ltd. Semiconductor device and method of forming topside and bottom-side interconnect structures around core die with TSV
US8581376B2 (en) * 2010-03-18 2013-11-12 Alpha & Omega Semiconductor Incorporated Stacked dual chip package and method of fabrication
US8575747B2 (en) * 2010-11-30 2013-11-05 Intersil Americas Inc Clip interconnect with encapsulation material locking feature
JP2014097529A (ja) * 2012-10-18 2014-05-29 Fuji Electric Co Ltd 発泡金属による接合方法、半導体装置の製造方法、半導体装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6215185B1 (en) * 1998-12-11 2001-04-10 Mitsubishi Denki Kabushiki Kaisha Power semiconductor module
CN101015055A (zh) * 2004-09-13 2007-08-08 国际整流器公司 功率半导体封装
CN1949525A (zh) * 2005-10-11 2007-04-18 昂科公司 包含一体式旁路二极管的太阳能电池的可靠互连
CN1956325A (zh) * 2005-10-26 2007-05-02 富士通媒体部品株式会社 表面声波器件
CN101356633A (zh) * 2005-11-01 2009-01-28 Nxp股份有限公司 半导体裸片的封装方法以及通过该方法形成的裸片封装
CN101499450A (zh) * 2008-01-28 2009-08-05 株式会社瑞萨科技 半导体装置及其制造方法
US20100187678A1 (en) * 2009-01-23 2010-07-29 Renesas Technology Corp. Semiconductor device and method of manufacturing the same
CN102054859A (zh) * 2009-10-29 2011-05-11 英飞凌科技奥地利有限公司 双极型半导体器件和制造方法
CN102738105A (zh) * 2011-03-29 2012-10-17 精工电子有限公司 半导体装置及其制造方法
US20130256894A1 (en) * 2012-03-29 2013-10-03 International Rectifier Corporation Porous Metallic Film as Die Attach and Interconnect

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