CN105575879A - 一种全隔离有源区结构的形成方法 - Google Patents

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Abstract

本发明属于半导体集成电路制造工艺技术领域，公开了一种全隔离有源区结构的形成方法，首先在半导体衬底上形成外延层以及顶层硅；然后对外延层以及顶层硅图形化，形成沟槽结构；接着将外延层电解为多孔硅；最后将多孔硅氧化为氧化硅，形成全隔离有源区结构。本发明通过电解工艺将外延层电解为多孔硅，再通过热氧化工艺将多孔硅氧化为氧化硅，不仅能形成较好的致密绝缘层，避免了有源区剥离的风险，降低了生产成本，相比现有的全隔离有源区结构的形成工艺，省去了在SOI衬底上定义有源区的步骤，避免采用大剂量的离子注入以及硅片键合工艺，简化了工艺步骤，且工艺可控，同时与现有的集成电路平面工艺相兼容。

Description

一种全隔离有源区结构的形成方法
技术领域
本发明属于半导体集成电路制造工艺技术领域，涉及一种全隔离有源区结构的形成方法。
背景技术
随着集成电路工艺的持续发展，器件特征线宽越来越小，由此带来了很多小尺寸效应如短沟道效应等，集成电路的功耗持续上升。另外，由于应用范围的不断扩大，使得空间应用对集成电路提出更高的要求，传统的CMOS集成电路面临更多的挑战。
为了消除栓锁效应(Latch-up)以及将高能粒子产生的离化效应催生了一种新的衬底材料：绝缘层上硅(SiliconOnInsulator，SOI)。SOI材料可以实现集成电路中元器件的介质隔离，彻底消除了体硅CMOS电路中的寄生闩锁效应；采用这种材料制成的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势。
目前比较广泛使用且比较有发展前途的SOI的材料主要有注氧隔离的SIMOX(SeparationbyImplantedOxygen)材料、硅片键合和反面腐蚀的BESOI(Bonding-EtchbackSOI)材料和将键合与注入相结合的SmartCutSOI材料。在这三种材料中，SIMOX适合于制作薄膜全耗尽超大规模集成电路，BESOI材料适合于制作部分耗尽集成电路，而SmartCut材料目前采用的主流SOI材料，即结合键合和离子注入/剥离工艺，在硅衬底上形成一层SOI。
现有的全隔离有源区结构需要结合键合和离子注入/剥离工艺预先制作出SOI衬底，然后在制作好的SOI衬底上再定义有源区，期间采用大剂量的离子注入以及硅片键合工艺，才能形成非常好的致密的绝缘层，其制作成本高，而且Smartcut获得的全隔离有源区结构的衬底中埋氧层和表面硅易产生剥落，会影响后续工艺及器件性能。
因此，本领域技术人员亟需提供一种全隔离有源区结构的形成方法，简化现有全隔离有源区结构的形成步骤，减少工艺的复杂性，降低成本，同时与现有的集成电路平面工艺相兼容。
发明内容
本发明所要解决的技术问题是提供一种全隔离有源区结构的形成方法，简化现有全隔离有源区结构的形成步骤，减少工艺的复杂性，降低生产成本，同时与现有的集成电路平面工艺相兼容。
为了解决上述技术问题，本发明提供了一种全隔离有源区结构的形成方法，包括以下步骤：
步骤S01，提供一半导体衬底；
步骤S02，采用外延生长工艺在所述半导体衬底上形成外延层；
步骤S03，采用外延生长工艺在所述外延层上表面生长顶层硅；
步骤S04，对所述外延层以及顶层硅图形化，以在所述外延层以及顶层硅中形成沟槽结构；
步骤S05，采用电解工艺将所述外延层电解为多孔硅；
步骤S06，采用热氧化工艺将所述多孔硅氧化为氧化硅，形成全隔离有源区结构。
优选的，所述步骤S01中，所述半导体衬底为N型硅衬底。
优选的，所述步骤S02中，所述外延层为P型硅外延层。
优选的，所述P型硅外延层的厚度为2nm～500nm。
优选的，所述步骤S03中，所述顶层硅为无掺杂硅或N型硅。
优选的，所述顶层硅的厚度为10nm～2um。
优选的，所述步骤S04中，采用光刻和刻蚀工艺对所述外延层以及顶层硅图形化。
优选的，所述沟槽结构的线宽为5nm～0.25um。
本发明提供了一种全隔离有源区结构的形成方法，通过电解工艺将外延层电解为多孔硅，再通过热氧化工艺将多孔硅氧化为氧化硅，不仅能形成较好的致密绝缘层，避免了有源区剥离的风险，降低了生产成本，相比现有的全隔离有源区结构的形成工艺，省去了在SOI衬底上定义有源区的步骤，避免采用大剂量的离子注入以及硅片键合工艺，简化了工艺步骤，且工艺可控，同时与现有的集成电路平面工艺相兼容。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提出的全隔离有源区结构的形成方法的流程示意图；
图2-图6为本发明提出的全隔离有源区结构的工艺步骤的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
上述及其它技术特征和有益效果，将结合实施例及附图对本发明提出的全隔离有源区结构的形成方法进行详细说明。图1为本发明提出的全隔离有源区结构的形成方法的流程示意图；图2-图6为本发明提出的全隔离有源区结构的工艺步骤的示意图。
如图1所示，本发明提供了一种全隔离有源区结构的形成方法，包括以下步骤：
步骤S01，提供一半导体衬底10。
具体的，本步骤中，半导体衬底10可为单晶硅、多晶硅或非晶硅，本实施例中的半导体衬底10优选为N型硅衬底。
步骤S02，采用外延生长工艺在半导体衬底10上形成外延层20。
具体的，本步骤中，采用但不限于外延生长工艺在N型半导体衬底10上形成P型硅外延层20，其中P型硅外延层20的厚度优选为2nm～500nm。
步骤S03，采用外延生长工艺在外延层20上表面生长顶层硅30。
具体的，本步骤中，采用但不限于外延生长工艺在P型硅外延层20上形成顶层硅30，其中，顶层硅30优选为无掺杂硅或N型硅，本实施例中顶层硅30采用N型硅，顶层硅30的厚度优选为10nm～2um。
步骤S04，对外延层20以及顶层硅30图形化，以在外延层20以及顶层硅30中形成沟槽结构40。
具体的，本步骤中，采用但不限于光刻和刻蚀工艺对外延层20以及顶层硅30图形化，刻蚀停止于半导体衬底10的上表面，沟槽结构40的线宽优选为5nm～0.25um。
步骤S05，采用电解工艺将外延层20电解为多孔硅50。
具体的，本步骤中，将硅片放置在盛有电解液的电解槽中进行电解，由于P型硅外延层20对N型硅衬底10以及N型顶层硅30有较大的电解选择比，因此只会电解P型硅外延层20，而对于N型硅衬底10以及N型、无掺杂顶层硅30影响很小。
步骤S06，采用热氧化工艺将多孔硅50氧化为氧化硅60，形成全隔离有源区结构。
具体的，本步骤中，所采用的热氧化工艺的温度可以但不限于是800℃或1200℃，所使用的气体可以但不限于是氧气或水蒸气等氧化剂气流。在热氧过程中，通过控制合适的工艺时间，随着氧化剂气流在沟槽结构40内和向沟槽结构两侧扩散，使多孔硅50氧化为氧化硅60，形成致密的绝缘层。
本步骤中，由于多孔硅50具有极高的化学活性，其氧化速度很快，而N型、无掺杂顶层硅30很少被氧化，顶层硅30区域可作为有源区，相比现有的全隔离有源区结构的形成工艺，省去了在SOI衬底上再定义有源区的步骤，避免采用大剂量的离子注入以及硅片键合工艺，同时也避免了有源区剥离的风险。
综上所述，本发明提供了一种全隔离有源区结构的形成方法，通过电解工艺将外延层20电解为多孔硅50，再通过热氧化工艺将多孔硅50氧化为氧化硅60，不仅能形成较好的致密绝缘层，避免了有源区剥离的风险，降低了生产成本，相比现有的全隔离有源区结构的形成工艺，省去了在SOI衬底上定义有源区的步骤，避免采用大剂量的离子注入以及硅片键合工艺，简化了工艺步骤，且工艺可控，同时与现有的集成电路平面工艺相兼容。
上述说明示出并描述了本发明的若干优选实施例，但如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (8)

1.一种全隔离有源区结构的形成方法，其特征在于，包括以下步骤：
步骤S01，提供一半导体衬底；
步骤S02，采用外延生长工艺在所述半导体衬底上形成外延层；
步骤S03，采用外延生长工艺在所述外延层上表面生长顶层硅；
步骤S04，对所述外延层以及顶层硅图形化，以在所述外延层以及顶层硅中形成沟槽结构；
步骤S05，采用电解工艺将所述外延层电解为多孔硅；
步骤S06，采用热氧化工艺将所述多孔硅氧化为氧化硅，形成全隔离有源区结构。
2.根据权利要求1所述的全隔离有源区结构的形成方法，其特征在于，所述步骤S01中，所述半导体衬底为N型硅衬底。
3.根据权利要求2所述的全隔离有源区结构的形成方法，其特征在于，所述步骤S02中，所述外延层为P型硅外延层。
4.根据权利要求3所述的全隔离有源区结构的形成方法，其特征在于，所述P型硅外延层的厚度为2nm～500nm。
5.根据权利要求3所述的全隔离有源区结构的形成方法，其特征在于，所述步骤S03中，所述顶层硅为无掺杂硅或N型硅。
6.根据权利要求5所述的全隔离有源区结构的形成方法，其特征在于，所述顶层硅的厚度为10nm～2um。
7.根据权利要求1所述的全隔离有源区结构的形成方法，其特征在于，所述步骤S04中，采用光刻和刻蚀工艺对所述外延层以及顶层硅图形化。
8.根据权利要求1所述的全隔离有源区结构的形成方法，其特征在于，所述沟槽结构的线宽为5nm～0.25um。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5656647A (en) * 1979-10-15 1981-05-18 Matsushita Electric Ind Co Ltd Manufacture of semiconductor device
JP2000031440A (ja) * 1998-05-15 2000-01-28 Stmicroelectronics Srl Ｓｏｉウエハの製造方法
US6506658B2 (en) * 1999-12-31 2003-01-14 Stmicroelectronics S.R.L. Method for manufacturing a SOI wafer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5656647A (en) * 1979-10-15 1981-05-18 Matsushita Electric Ind Co Ltd Manufacture of semiconductor device
JP2000031440A (ja) * 1998-05-15 2000-01-28 Stmicroelectronics Srl Ｓｏｉウエハの製造方法
US6506658B2 (en) * 1999-12-31 2003-01-14 Stmicroelectronics S.R.L. Method for manufacturing a SOI wafer

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