CN105573664B - 多通道存储器系统及相关功率管理方法 - Google Patents

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Abstract

本发明提供一种多通道存储器系统，其具有存储装置、多个通道、及控制电路。所述存储装置具有多个存储器存储空间。所述通道分别耦合到所述存储器存储空间，其中所述通道中的每一个通道均用以充当存储器接口以独立地访问对应的存储器存储空间。所述控制电路分别控制所述通道上的时钟的时钟频率。在同一时刻，所述通道包括至少第一通道及第二通道，在同一时刻，所述第一通道以由所述控制电路设定的第一时钟频率工作，所述第二通道则以由所述控制电路设定的第二时钟频率工作，且所述第二时钟频率不同于所述第一时钟频率。

Description

多通道存储器系统及相关功率管理方法
优先权声明
本申请主张在2014年11月03日提出申请的美国专利申请第14/530.837号的权利，且上述美国专利申请以引用方式并入本文中。
技术领域
本发明的所公开实施例涉及管理存储器系统的功率消耗，且更具体而言，涉及一种利用不对称通道频率缩放以及/或者不对称通道功率缩放的多通道存储器系统及相关功率管理方法。
背景技术
随着半导体技术的发展，越来越多的电路可被集成到单一芯片中。因此，片上系统(system on chip,SoC)具有许多需要访问同一外部存储器的内部电路块，因此需要较高的存储器带宽。多通道存储器可用来满足存储器带宽的要求。此外，功率消耗是某些电子装置(例如，移动装置等)中的主要关注点。因为移动装置是由具有有限容量的电池装置进行供电，所以移动装置需要在低功率便能进行正常工作。然而，一种典型的存储控制器被设计成不管存储器负载如何，控制多通道存储器的所有通道以同一时钟频率进行工作。因此，所有通道以同一时钟频率进行工作的多通道存储器将浪费能量。在最坏的情况下，存储器系统的功率消耗可能占移动装置在正常工作下的总功率消耗的很大部分。
因此，需要一种用于多通道存储器的创新性的通道频率缩放设计，从而可减少存储器系统的功率消耗，并同时满足所需存储器带宽的要求。
发明内容
根据本发明的实施例，本发明提出一种利用不对称通道频率缩放的多通道存储器系统及相关功率管理方法来解决上述问题。
根据本发明的第一方面，公开一种实例性的多通道存储器系统。所述实例性的多通道存储器系统包括存储装置、多个通道、及控制电路。所述存储装置包括多个存储器存储空间。所述通道分别耦合到所述存储器存储空间，其中所述通道中的每一个通道均用以充当存储器接口以独立地访问对应的存储器存储空间。所述控制电路分别用以控制所述通道上的时钟的时钟频率。在同一时刻，所述通道包括至少第一通道及第二通道，且在同一时刻，所述第一通道以所述控制电路设定的第一时钟频率进行工作，而所述第二通道则以所述控制电路设定的第二时钟频率进行工作，且所述第二时钟频率不同于所述第一时钟频率。
根据本发明的第二方面，公开一种用于多通道存储器系统的实例性的功率管理方法。所述多通道存储器系统具有多个通道并具有存储装置，其中所述通道分别耦合到所述存储装置中的多个存储器存储空间，且所述通道中的每一个通道均用以充当存储器接口以独立地访问对应的存储器存储空间。所述功率管理方法包括：在同一时刻，控制所述通道中的第一通道以第一时钟频率进行工作、并控制所述通道中的第二通道以不同于所述第一时钟频率的第二时钟频率进行工作。
本发明所提出的多通道存储器系统与其功率管理方法，并不需要多个存储器通道同时以同一时钟频率工作，所以多个存储器通道之间不存在时钟关系限制，从而使设计更具灵活性。
在阅读以下对各图及图式中所例示的优选实施例的详细说明之后，本发明的这些及其它目标无疑将对所属领域的技术人员显而易见。
附图说明
图1是例示根据本发明实施例的多通道存储器系统的方框图。
图2是例示由图1所示多通道存储器系统使用的混合模式存储器寻址设计的实例的示意图。
图3是例示由于频率缩放而调整的一个通道的带宽的示意图。
图4是例示由于频率缩放而调整的另一通道的带宽的示意图。
具体实施方式
本说明书及权利要求书通篇中所用的某些用语指代特定部件。如所属领域的技术人员可以理解的是，电子设备制造商可利用不同名称来指代同一个部件。本文并非以名称来区分部件，而是以功能来区分部件。在以下说明书及权利要求书中，用语“包括”是开放式的限定词语，因此其应被解释为意指“包括但不限于…”。另外，用语“耦合”旨在意指间接电连接或直接电连接。因此，当一个装置耦合到另一装置时，则这种连接可以是直接电连接或通过其他装置及连接部而实现的间接电连接。
本发明的构思是使用不对称通道频率缩放(asymmetric channel frequencyscaling；ACFS)方案来对每一存储器通道独立地执行动态频率缩放。所提出的ACFS方案使多通道存储器能够在正常操作时支持高存储器带宽及低功率消耗。此外，根据所提出的ACFS方案并不需要多个存储器通道同时以同一时钟频率工作，所以多个存储器通道之间不存在时钟关系限制，从而使设计更具灵活性。所提出ACFS方案的进一步的细节描述如下。
图1是根据本发明实施例的多通道存储器系统的方框图。举例而言(但本发明并不限于此)，多通道存储器系统100可能是电子装置(例如移动装置)的一部分。多通道存储器系统100用于服务于存储器访问请求，其包括读取请求及写入请求，所述存储器访问请求是从电子装置(例如，移动电话、平板计算机、或可佩戴装置)中的多个主装置M0、M1、……、Mn发出的。在此实施例中，多通道存储器系统100包括外部存储仲裁器101、其中包括有多个存储控制器(例如，两个存储控制器103_1及103_2)及可选择的带宽监测器108的控制电路102、多个通道(例如，两个通道105_1及105_2)、及具有多个存储器存储空间(例如，两个存储器存储空间107_1及107_2)的存储装置106。应注意，图1中仅显示了与本发明有关的电路组件。实际上，基于实际的设计考虑，多通道存储器系统100可包括其它的额外电路组件。此外，存储控制器的数目、通道的数目、及存储器存储空间的数目等于同一值，且可基于实际的设计考虑而加以调整。为清晰及简单起见，以下使用双通道存储器系统来解释本发明的技术特征。所属领域的技术人员应容易理解，所提出的不对称通道频率缩放也可应用于N通道的存储器系统，其中N>2。
因为同一存储装置106是被主装置M0-Mn共享的，所以多个主装置(比如M0及M1)可能会同时发出存储器访问请求。因此，外部存储仲裁器101用以对从多个主装置发出的存储器访问请求进行仲裁。在此例子中，外部存储仲裁器101根据电源电压VDD3及时钟CLK3工作，且可向控制电路102中的存储控制器103_1及103_2输出存储器访问请求中具有较高优先级的一个请求。
如图1所示，通道105_1耦接在存储控制器103_1与存储器存储空间107_1之间，而通道105_2耦接在存储控制器103_2与存储器存储空间107_2之间。应注意，通道105_1及105_2中的每一个均用以充当存储器接口以独立地访问对应的存储器存储空间。例如，存储装置106是低功率双倍数据速率(low power double data rate；LPDDR)的存储装置，且每一通道均是包括命令引脚、地址引脚、数据引脚等的完整LPDDR存储器接口。另外，每一可独立访问的存储器存储空间均可包括一个或多个存储器列(memory rank)。
在一种实例性设计中，控制电路102的功能之一是分别控制通道105_1及105_2上的时钟CLK12及CLK22的时钟频率。当执行所提出的ACFS方案时，可控制通道105_1以由控制电路102确定的第一时钟频率F1工作，且可控制通道105_2以由控制电路102确定的第二时钟频率F2工作，其中第二时钟频率不同于第一时钟频率(即，F1≠F2)。换言之，在同一时刻，通道105_1及105_2可以不同的时钟频率进行工作。例如，当所有通道105_1及105_2同时用于响应于同一存储器访问请求来访问存储装置106时，第一时钟频率F1及第二时钟频率F2可设定为不同的非零频率值从而实现较低的功率消耗。
电路组件的电源电压可以调整至使功率消耗最小化，同时仍可实现所期望的功能及性能。例如，越低的工作频率便可允许使用越低的电源电压。除了通道独立频率缩放(即，所提出的ACFS方案)以外，也可采用不对称电压缩放来进一步减少功率消耗。因此，除了控制通道105_1及105_2以不同的时钟频率工作以外，控制电路102进一步用以在同一时刻根据第一电源电压V1来控制对通道105_1(例如，通道105_1的驱动器)的驱动、以及根据第二电源电压V2来控制对通道105_2(例如，通道105_2的驱动器)的驱动，其中第二电源电压不同于第一电源电压(即，V2≠V1)。应注意，在本发明的一个实例性的实施方案中，在不对称通道频率缩放期间需要使通道105_1及105_2的接口电压保持不变。
如图1中所示，存储控制器103_1包括用于控制对应通道105_1上的信号传输的输入/输出电路(在图1中由“I/O”表示)109_1，且存储控制器103_2包括用于控制对应通道105_2上的信号传输的输入/输出电路(在图1中由“I/O”表示)109_2。例如，输入/输出电路109_1可包括通道105_1的驱动器，且输入/输出电路109_2可包括通道105_2的驱动器。换言之，输入/输出电路109_1的行为界定了通道105_1的特性，且输入/输出电路109_2的行为界定了通道105_2的特性。输入/输出电路109_1根据电源电压VDD12及时钟CLK12来进行工作。输入/输出电路109_2根据电源电压VDD22及时钟CLK22来进行工作。如上所述，通道105_1及105_2中的每一个均是包括命令引脚、地址引脚、数据引脚等的完整存储器接口。因此，输入/输出电路109_1可将时钟CLK12输出到存储器存储空间107_1，并基于时钟CLK12的定时而将命令、地址及数据传输到存储器存储空间107_1。类似地，输入/输出电路109_2可将时钟CLK22输出到存储器存储空间107_2，并基于时钟CLK22的定时而将命令、地址及数据传输到存储器存储空间107_2。
当在某一时刻执行通道独立频率缩放(即，所提出的ACFS方案)时，时钟CLK12的时钟频率可由前述第一时钟频率F1设定，且时钟CLK22的时钟频率可由前述第二时钟频率F2设定。另外，当在同一时刻也执行电压缩放时，电源电压VDD12可由前述第一电源电压V1设定，且电源电压VDD22可由前述第二电源电压V2设定。这样一来，允许输入/输出电路109_1及输入/输出电路109_2具有不同的工作条件，其包括不同的时钟频率及/或不同的电源电压。因此，当通道105_1及105_2两者均被激活以进行命令、地址、数据及时钟传输时，通道105_1及105_2可在不同时钟频率下工作，且可由在不同电源电压下工作的相应驱动器予以驱动。
除了输入/输出电路109_1之外，存储控制器103_1还包括根据电源电压VDD11及时钟CLK11工作的其它电路(图中未示出)。基于实际的设计考虑，电源电压VDD12可等同于或不同于电源电压VDD11，且时钟CLK12可等同于或不同于时钟CLK11。例如，时钟CLK11可以是馈入存储控制器103_1的工作时钟(例如，系统时钟)，而时钟CLK12可来源于时钟CLK11。除了输入/输出电路109_2之外，存储控制器103_2还包括根据电源电压VDD21及时钟CLK21工作的其它电路(图中未示出)。类似地，基于实际的设计考虑，电源电压VDD22可等同于或不同于电源电压VDD21，且时钟CLK22可等同于或不同于时钟CLK21。例如，时钟CLK21可以是馈入存储控制器103_2的工作时钟(例如，系统时钟)，而时钟CLK22可来源于时钟CLK21。
在优选实施例中，不对称频率缩放及/或不对称电压缩放可应用在存储控制器103_1及103_2的每一个中的其他电路中以实现低功率消耗。因此，当通道105_1及105_2当前正在不同工作条件下工作时，存储控制器103_1及103_2中的其他电路可在不同工作条件(包括不同时钟频率及/或不同电源电压)下进行工作。
考虑对存储控制器103_1及103_2中的其他电路应用不对称频率缩放及不对称电压缩放两者的情况。在一种实例性的设计中，可控制时钟CLK11及CLK12具有同一时钟频率，可控制电源电压VDD11及VDD12具有同一电压电平，可控制时钟CLK21及CLK22具有同一时钟频率，且可控制电源电压VDD21及VDD22具有同一电压电平。因此，当执行通道独立频率缩放时，时钟CLK11及CLK12中每一个的时钟频率可由前述第一时钟频率F1设定，且时钟CLK21及CLK22中每一个的时钟频率可由前述第二时钟频率F2设定。另外，当执行电压缩放时，电源电压VDD11及VDD12中的每一个可由前述第一电源电压V1设定，且电源电压VDD21及VDD22中的每一个可由前述第二电源电压V2设定。应注意，以上频率设定及电压设定仅用于说明性目的，而并非意在限制本发明。
在此情况下，存储控制器103_1及103_2可通过非同步接口而与外部存储仲裁器101进行通信。例如，外部存储仲裁器101可根据具有固定时钟频率(例如，第三时钟频率F3)的时钟CLK3工作。因为对由存储控制器103_1及103_2分别使用的时钟CLK11及CLK21进行频率缩放，所以时钟CLK11及CLK21中的一个或两者可能与时钟CLK3不同步。也就是说，当执行通道独立频率缩放时，对时钟CLK11设定的第一时钟频率F1及对时钟CLK21设定的第二时钟频率F2中的一个或两者不同于第三时钟频率F3。
考虑不对存储控制器103_1及103_2中的其他电路应用任何不对称频率缩放及不对称电压缩放的另一情况。在此情况下，存储控制器103_1及103_2可通过同步接口与外部存储仲裁器101进行通信。例如，外部存储仲裁器101可根据具有固定电压电平的电源电压VDD3及具有固定时钟频率(例如，F3)的时钟CLK3工作。可控制时钟CLK11及CLK21具有时钟CLK3所拥有的同一时钟频率，且可控制电源电压VDD11及VDD21具有电源电压VDD3所拥有的同一电压电平。当执行通道独立频率缩放时，可将时钟CLK12的时钟频率调整为不同于时钟CLK11的时钟频率(例如，F3)的第一时钟频率F1，且可将时钟CLK22的时钟频率调整为不同于时钟CLK21的时钟频率(例如，F3)的第二时钟频率F2。当执行电压缩放时，可将电源电压VDD12调整为不同于电源电压VDD11(例如，VDD11＝VDD3)的第一电源电压V1，且可将电源电压VDD22调整为不同于电源电压VDD21(例如，VDD21＝VDD3)的第二电源电压V2。
简单地说，无论是否对存储控制器103_1及103_2中的其他电路应用不对称频率缩放及/或不对称电压缩放，任何对多个存储器通道应用不对称频率缩放的多通道存储器系统均归属于本发明的范围。此外，虽然可采用电压缩放来进一步减少功率消耗，但这并非意在限制本发明。在替代设计中，可省略对存储控制器103_1及103_2应用的电压缩放。此情形也归属于本发明的范围。
在此实施例中，控制电路102可采用带宽感知ACFS方案来配置通道109_1及109_2上的时钟的时钟频率。因此，带宽监测器108是为监测每一通道的所需通道带宽以动态地调整所述通道上的时钟的时钟频率而设计的硬件组件。例如，时钟CLK12及CLK22是由时钟产生器(其可位于存储控制器103_1及103_2内部或外部)产生的。基于每一通道的所需通道带宽，带宽监测器108向时钟产生器产生频率控制输出SCF。因此，响应于频率控制输出SCF中所包含的频率设定而调整与所监测通道相关联的时钟的时钟频率。此外，当所监测通道的所需通道带宽改变时，对应地更新与所监测通道相关联的时钟的时钟频率。例如，所需通道带宽越高，时钟频率就由越高的频率值设定。
此外，在其中需要随着时钟CLK12及CLK22的时钟频率缩放而适应性地调整电源电压VDD12及VDD22的情况下，控制电路102可采用带宽感知电压缩放方案。在此实施例中，带宽监测器108进一步用于监测每一通道的所需通道带宽以动态地调整控制电路102在控制对所述通道的驱动时所用的电源电压。例如，电源电压VDD12及VDD22是由电压产生器(其可以功率管理集成电路(power management integratedcircuit；PMIC)来实施)产生的。基于每一通道的所需通道带宽，带宽监测器108进一步向电压产生器产生电压控制输出SCV。因此，响应于电压控制输出SCV中所包含的电压设定而调整用于控制对所监测通道的驱动的电源电压。当所监测通道的所需通道带宽改变时，对应地更新用于控制对所监测通道的驱动的电源电压。例如，所需通道带宽越高，电源电压就由越高的电压值设定。
如上所述，带宽监测器108是一个基于硬件的机构，其能够控制针对每一通道的频率缩放与电压缩放。然而，此仅用于说明性目的，而并非意在限制本发明。或者，可省略带宽监测器108，且可使用基于软件的机构来估计每一通道的所需通道带宽并参考所需通道带宽来控制针对所述通道的频率缩放与电压缩放。例如，带宽监测程序可由处理器加载及执行，且用于根据当前在电子装置上运行的应用程序的带宽使用特性来估计每一通道的所需通道带宽。
可使用针对较高存储器效率的交错模式(interleaving mode)及/或针对较低功率消耗的级联模式(cascade mode)来配置对存储装置106的存储器寻址。如果在正常工作下以针对较高存储器效率的交错模式将存储器地址分配/映射到存储器存储空间107_1及107_2，则存储装置106的待用(standby)功率消耗将是过高的。如果在正常工作下以针对较低待用功率消耗的级联模式将存储器地址分配/映射到存储器存储空间107_1及107_2，则存储装置106的功率消耗将较低。在优选实施例中，可使用混合模式来配置对存储装置106的存储器寻址，所述混合模式包括针对较高存储器效率的交错模式及针对较低功率消耗的级联模式。因此，当以混合模式将存储器地址分配/映射到存储器存储空间107_1及107_2时，多通道存储器系统100可支持较高存储器效率以及较低的功率消耗。
图2是例示由图1所示多通道存储器系统100使用的混合模式存储器寻址设计的例子的示意图。存储器存储空间107_1通过通道A(例如，通道105_1)服务于为访问(读取或写入)级联模式地址范围[0.0GB(千兆字节),0.5GB]内的存储器地址而发出的任何的存储器访问请求。存储器存储空间107_2通过通道B(例如，通道105_2)服务于为访问(读取或写入)另一级联模式地址范围[0.5GB,1.0GB]内的存储器地址而发出的任何的存储器访问请求。存储器存储空间107_1通过通道A(例如，通道105_1)服务于为访问(读取或写入)交错模式地址范围[1.0GB+0B(字节),1.0GB+1KB]内的存储器地址而发出的任何的存储器访问请求。存储器存储空间107_2通过通道B(例如，通道105_2)服务于为访问(读取或写入)另一交错模式地址范围[1.0GB+1KB,1.0GB+2KB]内的存储器地址而发出的任何的存储器访问请求。因为可通过类推来推断出剩余部分，所以为简洁起见，此处将不再予以赘述。
所提出的ACFS方案允许对多通道存储器的每一存储器通道进行独立频率缩放。因为不同通道之间不存在时钟关系限制，所以可恰当地调整每一通道的时钟频率以减少所述通道的功率消耗，同时满足所述通道的带宽要求。图3及图4中例示针对多通道存储器在本发明的所提出ACFS方案与传统频率缩放方案(例如，对称通道频率缩放方案)之间所作的比较。图3是例示由于频率缩放而调整的通道A(例如，通道105_1)的带宽(BW)的示意图。图4是例示由于频率缩放而调整的通道B(例如，通道105_2)的带宽的示意图。在图3及图4中的每一个中，例示指示所需带宽的曲线、指示利用ACFS时的带宽的曲线、及指示未利用ACFS时的带宽的曲线。如从图3及图4可看出，指示通道A中未利用ACFS时的带宽的曲线与指示通道B中未利用ACFS时的带宽的曲线相同，指示通道A中所需带宽的曲线不同于指示通道B中所需带宽的曲线，且指示通道A中利用ACFS时的带宽的曲线不同于指示通道B中利用ACFS时的带宽的曲线。
在时间周期P1期间，通道A中的所需带宽高于通道B中的所需带宽。传统频率缩放方案控制通道A的时钟频率以使通道A的带宽(即，未利用ACFS时的带宽)接近通道A中的所需带宽。然而，因为传统频率缩放方案使通道B的时钟频率等同于通道A的时钟频率，所以通道B的带宽(即，未利用ACFS时的带宽)高于通道B中的所需带宽，这会导致功率的浪费。与传统频率缩放方案相比，所提出的ACFS方案控制通道A的时钟频率以使通道A的带宽(即，利用ACFS时的带宽)接近通道A中的所需带宽，且进一步控制通道B的时钟频率以使通道B的带宽(即，利用ACFS时的带宽)接近通道B中的所需带宽。因此，所提出的ACFS方案可减少功率消耗，同时实现所期望的存储器效率。
在时间周期P2期间，通道B中的所需带宽高于通道A中的所需带宽。传统频率缩放方案控制通道B的时钟频率以使通道B的带宽(即，未利用ACFS时的带宽)接近通道B中的所需带宽。然而，因为传统频率缩放方案使通道A的时钟频率等同于通道B的时钟频率，因此通道A的带宽(即，未利用ACFS时的带宽)大于通道A中的所需带宽，这会导致功率的浪费。与传统频率缩放方案相比，所提出的ACFS方案控制通道A的时钟频率以使通道A的带宽(即，利用ACFS时的带宽)接近通道A中的所需带宽，且进一步控制通道B的时钟频率以使通道B的带宽(即，利用ACFS时的带宽)接近通道B中的所需带宽。因此，所提出的ACFS方案可减少功率消耗，同时实现所期望的存储器效率。
所属领域的技术人员易知，可在保持本发明的教示内容的同时对装置及方法作出诸多修改及变动。因此，以上公开内容应被视为仅受随附权利要求书的范围的限制。

Claims (20)

1.一种多通道存储器系统，包括：
存储装置，包括多个存储器存储空间；
多个通道，分别耦合到所述多个存储器存储空间，其中所述多个通道中的每一个通道均用以充当存储器接口以独立地访问对应的存储器存储空间；以及
控制电路，用以控制所述多个通道上的时钟的时钟频率，其中，在同一时刻，所述多个通道至少包括第一通道及第二通道，所述第一通道以由所述控制电路设定的第一时钟频率工作，所述第二通道则以由所述控制电路设定的第二时钟频率工作，且所述第二时钟频率不同于所述第一时钟频率。
2.如权利要求1所述的多通道存储器系统，其特征在于，所述第一时钟频率与所述第二时钟频率均具有非零的频率值。
3.如权利要求1所述的多通道存储器系统，其特征在于，所述存储器存储空间包括耦合到所述第一通道的第一存储器存储空间及耦合到所述第二通道的第二存储器存储空间；且所述控制电路还以混合模式为所述第一存储器存储空间及所述第二存储器存储空间分配存储器地址，所述混合模式包括交错模式及级联模式。
4.如权利要求1所述的多通道存储器系统，其特征在于，所述控制电路包括：
第一存储控制器，用以控制所述第一通道；以及
第二存储控制器，用以控制所述第二通道，其中在同一时刻，被馈入所述第一存储控制器的工作时钟与被馈入所述第二存储控制器的工作时钟具有不同的时钟频率。
5.如权利要求1所述的多通道存储器系统，其特征在于，在同一时刻，所述控制电路还根据第一电源电压来控制对所述第一通道的驱动、以及根据第二电源电压来控制对所述第二通道的驱动，所述第二电源电压不同于所述第一电源电压。
6.如权利要求5所述的多通道存储器系统，其特征在于，所述控制电路包括：
第一存储控制器，用以控制所述第一通道；以及
第二存储控制器，用以控制所述第二通道，其中在同一时刻，所述第一存储控制器的电源电压是由所述第一电源电压设定，且所述第二存储控制器的电源电压是由所述第二电源电压设定。
7.如权利要求5所述的多通道存储器系统，其特征在于，所述控制电路包括：
带宽监测器，用以监测每一通道的所需通道带宽，以动态地调整所述控制电路控制对所述通道的驱动时所用的电源电压。
8.如权利要求1所述的多通道存储器系统，其特征在于，所述控制电路包括：
带宽监测器，用以监测每一通道的所需通道带宽，以动态地调整所述通道上的时钟的时钟频率。
9.如权利要求1所述的多通道存储器系统，其特征在于，所述控制电路用以对所述第一通道执行动态频率缩放并对所述第二通道执行动态频率缩放；且对所述第一通道执行的所述动态频率缩放独立于对所述第二通道执行的所述动态频率缩放。
10.如权利要求1所述的多通道存储器系统，其特征在于，所述存储装置是低功率双倍数据速率(LPDDR)的存储装置。
11.一种用于多通道存储器系统的功率管理方法，所述多通道存储器系统具有多个通道并具有存储装置，其中所述多个通道分别耦合到所述存储装置中的多个存储器存储空间，且所述通道中的每一个通道均用以充当存储器接口以独立地访问对应的存储器存储空间；所述功率管理方法包括：
在同一时刻，控制所述多个通道中的第一通道以第一时钟频率工作，并控制所述多个通道中的第二通道以不同于所述第一时钟频率的第二时钟频率工作。
12.如权利要求11所述的功率管理方法，其特征在于，所述第一时钟频率与所述第二时钟频率均具有非零的频率值。
13.如权利要求11所述的功率管理方法，其特征在于，所述存储器存储空间包括耦合到所述第一通道的第一存储器存储空间及耦合到所述第二通道的第二存储器存储空间；且存储器地址被以混合模式而分配给所述第一存储器存储空间及所述第二存储器存储空间，所述混合模式包括交错模式及级联模式。
14.如权利要求11所述的功率管理方法，其特征在于，还包括：
使用第一存储控制器来控制所述第一通道；
使用第二存储控制器来控制所述第二通道；
对被馈入所述第一存储控制器的工作时钟进行设定；以及
对被馈入所述第二存储控制器的工作时钟进行设定；
其中在同一时刻，被馈入所述第一存储控制器的所述工作时钟与被馈入所述第二存储控制器的所述工作时钟具有不同的时钟频率。
15.如权利要求11所述的功率管理方法，还包括：
在同一时刻，根据第一电源电压来控制对所述第一通道的驱动、以及根据不同于所述第一电源电压的第二电源电压来控制对所述第二通道的驱动。
16.如权利要求15所述的功率管理方法，其特征在于，所述根据第一电源电压来控制对所述第一通道的驱动的步骤包括：
使用第一存储控制器来控制所述第一通道；以及
对所述第一存储控制器的电源电压进行设定；以及
所述根据第二电源电压来控制对所述第二通道的驱动的步骤包括：
使用第二存储控制器来控制所述第二通道；以及
对所述第二存储控制器的电源电压进行设定，其中在同一时刻，所述第一存储控制器的所述电源电压是由所述第一电源电压设定，且所述第二存储控制器的所述电源电压是由所述第二电源电压设定。
17.如权利要求15所述的功率管理方法，其特征在于，还包括：
监测每一通道的所需通道带宽，以动态地调整用于控制对所述通道的驱动的电源电压。
18.如权利要求11所述的功率管理方法，其特征在于，还包括：
监测每一通道的所需通道带宽，以动态地调整所述通道上的时钟的时钟频率。
19.如权利要求11所述的功率管理方法，其特征在于，所述控制所述第一通道的步骤包括：对所述第一通道执行动态频率缩放，所述控制所述第二通道的步骤包括对所述第二通道执行动态频率缩放，且对所述第一通道执行的所述动态频率缩放独立于对所述第二通道执行的所述动态频率缩放。
20.如权利要求11所述的功率管理方法，其特征在于，所述存储装置是低功率双倍数据速率(LPDDR)的存储装置。
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