CN105514108A

CN105514108A - Mtp器件及其制造方法

Info

Publication number: CN105514108A
Application number: CN201410535258.1A
Authority: CN
Inventors: 施森华; 胡王凯
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-10-11
Filing date: 2014-10-11
Publication date: 2016-04-20
Anticipated expiration: 2034-10-11
Also published as: CN105514108B

Abstract

本申请提供了一种MTP器件及其制造方法。该MTP器件包括逻辑电路区和外围电路区，逻辑电路区包括逻辑单元和电容器单元，电容器单元包括：P阱，设置在P型半导体衬底中；浅沟槽隔离结构，设置在P阱中；N型扩散区，设置在浅沟槽隔离结构两侧的P阱中，N型扩散区的深度小于浅沟槽隔离结构的深度。与现有技术相同N型扩散区也是作为电容器的一个极板使用，电容器单元中相邻电容器的N型扩散区之间完全被浅沟槽隔离结构隔离，避免了形成于N阱中导致N阱为漏电流形成通道的弊端；同时，电容器的P阱还实现了N型扩散区与P型半导体衬底的绝缘，因此即使相邻电容器在编程时所承受的电压不同，其间距进一步缩小后也能够避免漏电流的产生。

Description

MTP器件及其制造方法

技术领域

本申请涉及半导体制造技术领域，具体而言，涉及一种MTP器件及其制造方法。

背景技术

MTP(多次可编程)器件是属于可多次重复使用的器件，允许用户对其进行多次编程、修改或设计。通常，为了形成MTP器件，将基于标准互补金属氧化物半导体(CMOS)的逻辑工艺步骤为基础，将另外的制作电容器的工艺步骤结合在逻辑工艺步骤中。目前一种常规形成MTP器件的工艺流程包括：

在P型半导体衬底100中形成图1所示的浅沟槽隔离(STI)结构101，其中半导体衬底100包括用于制作形成MTP器件的逻辑电路区Ⅰ和外围电路区Ⅱ的两部分衬底；

在图1所示的P型半导体衬底100表面形成图2所示的牺牲氧化层(SACOxide)201；

在图2所示的P型半导体衬底100表面形成第一光刻胶掩膜301，并对半导体衬底100进行P型离子注入，形成图3所示的P阱(PW)103；

在图3所示的P型半导体衬底100表面形成第二光刻胶掩膜302，并对半导体衬底100进行N型离子注入，形成图4所示的N阱(NW)104；

去除图4所示的牺牲氧化层201，在P型半导体衬底100表面形成图5所示的栅氧层202；

在图5所示的所述栅氧层202上设置多晶硅，并对多晶硅进行刻蚀，形成图6所示的浮栅203；

对图6所示的P型半导体衬底100进行轻掺杂漏注入(LDD)，形成图7所示的超浅结105；

在图7所示的浮栅203的侧壁上设置图8所示的侧墙204；

对图8所示的P型半导体衬底100进行源漏注入，形成图9所示的逻辑单元的源极106和漏极107以及电容器的N型扩散区108。

采用上述工艺形成的MTP器件中，相邻电容器在编程时所承受的电压不同，因此容易产生漏电流，目前减少漏电流的常规方法是增加相邻电容器单元的NW的间距，即增加相邻电容器单元的浅沟槽隔离结构的特征尺寸D₁，这就意味着MTP器件的尺寸将难以降低，因此难以满足小尺寸MTP芯片的要求。

发明内容

本申请旨在提供一种MTP器件及其制造方法，以解决现有技术中MTP器件尺寸难以满足小尺寸器件要求的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种MTP器件，包括逻辑电路区和外围电路区，逻辑电路区包括逻辑单元和电容器单元，电容器单元包括：P阱，设置在P型半导体衬底中；浅沟槽隔离结构，设置在P阱中；N型扩散区，设置在浅沟槽隔离结构两侧的P阱中，N型扩散区的深度小于浅沟槽隔离结构的深度。

进一步地，上述N型扩散区的深度为浅沟槽隔离结构的深度的30～80％。

进一步地，上述浅沟槽隔离结构的特征尺寸为0.3～1.2μm。

进一步地，上述N型扩散区中的N型离子为剂量为1E14～5E14atoms/cm³的磷或砷。

根据本申请的又一个方面，提供了一种MTP器件的制造方法，MTP器件包括逻辑电路区和外围电路区，逻辑电路区包括逻辑单元和电容器单元，制造方法包括：步骤S1，在P型半导体衬底中形成浅沟槽隔离结构；步骤S2，在P型半导体衬底表面上形成牺牲氧化层；步骤S3，对P型半导体衬底进行P型离子注入，形成逻辑单元的P阱和电容器单元的P阱；步骤S4，对P型半导体衬底进行N型离子注入，形成外围电路区的N阱；步骤S5，对电容器单元的P阱进行N型重掺杂，形成电容器单元的N型扩散区，N型重掺杂的掺杂深度小于浅沟槽隔离结构的深度；步骤S6，去除牺牲氧化层。

进一步地，上述N型重掺杂的掺杂深度为浅沟槽隔离结构的深度的30～80％。

进一步地，上述步骤S3包括：在牺牲氧化层上设置第一光刻胶层；对第一光刻胶层进行光刻，形成第一光刻胶掩膜，第一光刻胶掩膜在对应电容器单元的区域具有开口；在第一光刻胶掩膜的保护下，对P型半导体衬底进行P型离子注入，形成逻辑单元的P阱和电容器单元的P阱。

进一步地，上述步骤S4包括：在牺牲氧化层上设置第二光刻胶层；对第二光刻胶层进行光刻，形成第二光刻胶掩膜，第二光刻胶掩膜在对应电容器单元的区域保持完整；在第二光刻胶掩膜的保护下，对P型半导体衬底进行N型离子注入，形成外围电路区的N阱。

进一步地，上述步骤S5包括：在牺牲氧化层上设置第三光刻胶；对第三光刻胶进行光刻，形成第三光刻胶掩膜，第三光刻胶掩膜在对应电容器单元的P阱位置具有开口；在第三光刻胶掩膜的保护下，对P阱进行N型重掺杂，形成电容器单元的N型扩散区。

进一步地，上述步骤S5中N型重掺杂为砷重掺杂，且掺杂过程中砷的能量为30～50KeV，剂量为1E14～5E14atoms/cm³。

进一步地，上述步骤S5中N型重掺杂为磷重掺杂，且掺杂过程中磷的能量为15～25KeV，剂量为1E14～5E14atoms/cm³。

应用本申请的技术方案，N型扩散区与现有技术的N型扩散区相同，都是作为电容器的一个极板使用；N型扩散区的深度小于浅沟槽隔离结构的深度，也就是说电容器单元中相邻电容器的N型扩散区之间完全被浅沟槽隔离结构隔离；而且，电容器的N型扩散区形成在P阱中，避免了现有技术中形成于N阱中导致N阱为漏电流形成通道的弊端；同时，电容器的P阱还实现了N型扩散区与P型半导体衬底的绝缘，因此即使相邻电容器在编程时所承受的电压不同，其间距进一步缩小后也能够避免漏电流的产生。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1至图9示出了实施现有技术形成MTP器件的常规工艺流程各步骤后的剖面结构示意图，其中，

图1示出了在P型半导体衬底表面形成图2所示的牺牲氧化层后的剖面结构示意图；

图2示出了在图1所示的P型半导体衬底表面形成牺牲氧化层后的剖面结构示意图；

图3示出了在图2所示的P型半导体衬底表面形成第一光刻胶掩膜，并对半导体衬底进行P型离子注入，形成P阱后的剖面结构示意图；

图4示出了在图3所示的P型半导体衬底表面形成第二光刻胶掩膜，并对半导体衬底进行N型离子注入，形成N阱后的剖面结构示意图；

图5示出了去除图4所示的牺牲氧化层，在P型半导体衬底表面形成栅氧层后的剖面结构示意图；

图6示出了在图5所示的所述栅氧层上设置多晶硅，并对多晶硅进行刻蚀，形成浮栅后的剖面结构示意图；

图7示出了对图6所示的P型半导体衬底进行漏极轻掺杂注入，形成超浅结后的剖面结构示意图；

图8示出了在图7所示的浮栅的侧壁上设置侧墙后的剖面结构示意图；

图9示出了对图8所示的P型半导体衬底进行源漏注入，形成逻辑单元的源极和漏极以及电容器的N型扩散区后的剖面结构示意图；

图10示出了本申请一种优选实施方式提供的MTP器件的剖面结构示意图；

图11示出了本申请另一种优选实施方式所提供的制造方法的流程示意图；

图12至图20示出了实施图11所示制造方法各步骤后得到的器件的剖面结构示意图，其中，

图12示出了在P型半导体衬底中形成浅沟槽隔离结构后的剖面结构示意图；

图13示出了在图12所示的P型半导体衬底的表面上形成牺牲氧化层后的剖面结构示意图；

图14示出了在图13所示的牺牲氧化层上设置第一光刻胶层，并对第一光刻胶层进行光刻，形成第一光刻胶掩膜后的剖面结构示意图；

图15示出了在第一光刻胶掩膜的保护下，对P型半导体衬底进行P型离子注入，形成逻辑单元的P阱和电容器单元的P阱后的剖面结构示意图；

图16示出了在图15所示的牺牲氧化层上设置第二光刻胶层，对第二光刻胶层进行光刻，形成第二光刻胶掩膜后的剖面结构示意图；

图17示出了在第二光刻胶掩膜的保护下，对P型半导体衬底进行N型离子注入，形成MTP器件的N阱后的剖面结构示意图；

图18示出了在图17所示的牺牲氧化层上设置第三光刻胶，并对第三光刻胶进行光刻，形成第三光刻胶掩膜后的剖面结构示意图；

图19示出了在第三光刻胶掩膜的保护下，对P阱进行N型重掺杂，形成电容器单元的N型扩散区后的剖面结构示意图；以及

图20示出了去除图19所示的牺牲氧化层后设置栅氧层、浮栅、超浅结、侧墙、源极和漏极后的剖面结构示意图。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。

正如背景技术所介绍的，现有技术中减少漏电流的常规方法是增加相邻电容器单元的NW的间距，该方法导致MTP器件的尺寸将难以降低，进而难以满足小尺寸MTP芯片的要求，为了解决上述问题，本申请提出了一种MTP器件和MTP器件的制造方法。

图10示出了本申请一种优选实施方式提供的MTP器件的剖面结构，与现有技术的MTP器件的基本结构相似，该MTP器件包括逻辑电路区和外围电路区，该逻辑电路区包括逻辑单元和电容器单元，特殊之处在于上述电容器单元包括P阱103、浅沟槽隔离结构101和N型扩散区108，P阱103设置在P型半导体衬底100中；浅沟槽隔离结构101设置在P阱103中；N型扩散区108设置在浅沟槽隔离结构101两侧的P阱103中，N型扩散区108的深度小于浅沟槽隔离结构101的深度。

具有上述结构的MTP器件，其中的N型扩散区108与现有技术的N型扩散区108相同，都是作为电容器的一个极板使用；N型扩散区108的深度小于浅沟槽隔离结构101的深度，也就是说电容器单元中相邻电容器的N型扩散区108之间完全被浅沟槽隔离结构101隔离；而且，电容器的N型扩散区108形成在P阱103中，避免了现有技术中形成于N阱104中导致N阱104为漏电流形成通道的弊端；同时，电容器的P阱103还实现了N型扩散区108与P型半导体衬底100的绝缘，因此即使相邻电容器在编程时所承受的电压不同，其间距进一步缩小后也能够避免漏电流的产生，比如现有技术的相邻电容器的N型扩散区108的间距为1.8μm，利用本申请的结构时该间距可以缩小至0.6μm甚至更低。

本申请的N型扩散区108的深度受到离子注入能量的影响，本申请通过控制离子注入能量将N型扩散区108的深度调节为浅沟槽隔离结构101的深度的30～80％。

如前所述，具有上述结构的MTP器件的浅沟槽隔离结构101的特征尺寸小于目前的特征尺寸，优选上述浅沟槽隔离结构101的特征尺寸为0.3～1.2μm。另外，为了使本申请的N型扩散区108更好地实现电容器极板的作用，使N型扩散区108具有足够的掺杂浓度，减小耗尽层带来的电容误差，优选上述N型扩散区108中的N型离子为剂量为1E14～5E14atoms/cm³的磷或砷。

在本申请另一种优选的实施方式中，提供了一种MTP器件的制造方法，MTP器件包括逻辑电路区和外围电路区，逻辑电路区包括逻辑单元和电容器单元，图11示出了该制造方法的流程示意图，即该制造方法包括：步骤S1，在P型半导体衬底100中形成浅沟槽隔离结构101；步骤S2，在P型半导体衬底100表面上形成牺牲氧化层201；步骤S3，对P型半导体衬底100进行P型离子注入，形成逻辑单元的P阱103和电容器单元的P阱103；步骤S4，对P型半导体衬底100进行N型离子注入，形成外围电路区Ⅱ的N阱104；步骤S5，对电容器单元的P阱103进行N型重掺杂，形成电容器单元的N型扩散区108，N型重掺杂的掺杂深度小于浅沟槽隔离结构101的深度；步骤S6，去除牺牲氧化层201。

上述制造方法，省去了电容器中N阱104的制作，从而隔断了相邻电容器的N型扩散区108由N阱104容易形成的漏电流通道，并且利用步骤S1中形成的浅沟槽隔离结构101实现相邻电容器的N型扩散区108的隔离，从而完全地避免了相邻电容器在编程中所受电压不一致导致漏电流的产生，同时，利用步骤S3的P阱103实现N型扩散区108与P型半导体衬底100之间的绝缘，因此采用本申请的制造方法可以进一步减小相邻电容器的间距，从而满足小尺寸器件的要求。

现在，将参照附图更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。

首先，执行步骤S1，在P型半导体衬底100中形成图12所示的浅沟槽隔离结构101。半导体衬底100包括用于制作形成MTP器件的逻辑电路区Ⅰ和外围电路区Ⅱ的两部分衬底，且逻辑电路区具有逻辑单元和电容器单元对应的衬底，该浅沟槽隔离结构101在P型半导体衬底100中划分出MTP器件的各有源区。

形成上述浅沟槽隔离结构101的方法可以采用现有技术中的常规方法，本申请的浅沟槽隔离结构101的形成方法优选包括：

在P型半导体衬底100表面上设置衬垫氧化层、氮化硅层和光刻胶，并对该光刻胶进行光刻以在特定位置形成开口；在光刻胶的保护下对氮化硅层、衬垫氧化层、P型半导体衬底100进行刻蚀形成浅沟槽，该刻蚀过程优选采用干法刻蚀；去除光刻胶，在浅沟槽内生长阻挡氧化层；向P型半导体衬底100和浅沟槽中沉积介电材料，并对所沉积的介电材料进行化学机械抛光；去除氮化硅层和衬垫氧化层。

其次，执行步骤S2，在图12所示的P型半导体衬底100的表面上形成图13所示的牺牲氧化层201，该牺牲氧化层201用于保护作用以避免在后续离子注入过程中对P型半导体衬底100表面造成过度损伤。

在形成牺牲氧化层201之后，执行步骤S3，对图13所示的P型半导体衬底100进行P型离子注入，形成图15所示的逻辑单元的P阱103和电容器单元的P阱103。

上述步骤相对于现有技术的P阱103制作过程区别在于同时形成电容器单元的P阱103，优选上述步骤S3包括：在图13所示的牺牲氧化层201上设置第一光刻胶层；对第一光刻胶层进行光刻，形成图14所示的第一光刻胶掩膜301，第一光刻胶掩膜301在对应电容器单元的区域具有开口；在第一光刻胶掩膜301的保护下，对P型半导体衬底100进行P型离子注入，形成图15所示的逻辑单元的P阱103和电容器单元的P阱103。上述步骤的实施流程与现有技术的常规流程相似，仅是利用掩模版的改变了第一光刻胶掩膜301的开口位置，进而在电容器单元形成P阱103，因此不需要现有技术做出改进，只需要设计新的掩膜版。

在形成P阱103之后，执行步骤S4，对图15所示的P型半导体衬底100进行N型离子注入，形成图17所示的外围电路区Ⅱ的N阱104。上述步骤相对于现有技术的N阱104制作过程区别在于，没有在电容器单元形成N阱104。优选上述步骤S4包括：在图15所示的牺牲氧化层201上设置第二光刻胶层；对第二光刻胶层进行光刻，形成图16所示的第二光刻胶掩膜302，第二光刻胶掩膜302在对应电容器单元的区域保持完整；在第二光刻胶掩膜302的保护下，对P型半导体衬底100进行N型离子注入，形成图17所示的外围电路区Ⅱ的N阱104。上述步骤的实施流程与现有技术的常规流程类似，仅是利用掩模版改变了第二光刻胶掩膜302的开口位置，进而避免在电容器单元形成N阱104，因此不需要现有技术的流程做出改进，只需要设计新的掩模版。

在完成上述N阱104的制作之后，执行步骤S5，对图17所示的电容器单元的P阱103进行N型重掺杂，形成图19所示的电容器单元的N型扩散区108，且N型重掺杂的掺杂深度小于浅沟槽隔离结构101的深度。

上述制作N型扩散区108的流程与现有技术的常规工艺流程类似，只需要控制N型重掺杂的掺杂深度小于浅沟槽隔离结构101的深度，一般来讲，该过程所采用的离子注入形成掺杂深度较常规浅沟槽隔离结构101的深度浅，优选当N型重掺杂为砷重掺杂时，控制掺杂过程中砷的能量为30～50KeV，剂量为1E14～5E14atoms/cm³，或者当N型重掺杂为磷重掺杂时，控制掺杂过程中磷的能量为15～25KeV，剂量为1E14～5E14atoms/cm³，所形成的N型重掺杂的掺杂深度为浅沟槽隔离结构101的深度的30～80％。

上述步骤S5优选包括：在图17所示的牺牲氧化层201上设置第三光刻胶；对第三光刻胶进行光刻，形成图18所示的第三光刻胶掩膜303，第三光刻胶掩膜303在对应电容器单元的P阱103位置具有开口；在第三光刻胶掩膜303的保护下，对P阱103进行N型重掺杂，形成图19所示的电容器单元的N型扩散区108。

在完成上述步骤S5之后，执行步骤S6，去除图19所示的牺牲氧化层201；在此之后，本申请的制造方法还包括栅氧层202、浮栅203、超浅结105、侧墙204、源极106和漏极107的制作步骤，得到具有图20所示剖面结构的器件。上述栅极结构、超浅结105、侧墙204、源极106和漏极107的制作工艺均可参考现有技术，在此不再赘述，

从以上的描述中，可以看出，本申请上述的实施方式实现了如下技术效果：

本申请的N型扩散区与现有技术的N型扩散区相同，都是作为电容器的一个极板使用；N型扩散区的深度小于浅沟槽隔离结构的深度，也就是说电容器单元中相邻电容器的N型扩散区之间完全被浅沟槽隔离结构隔离；而且，电容器的N型扩散区形成在P阱中，避免了现有技术中形成于N阱中导致N阱为漏电流形成通道的弊端；同时，电容器的P阱还实现了N型扩散区与P型半导体衬底的绝缘，因此即使相邻电容器在编程时所承受的电压不同，其间距进一步缩小后也能够避免漏电流的产生。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims

1.一种MTP器件，包括逻辑电路区和外围电路区，所述逻辑电路区包括逻辑单元和电容器单元，其特征在于，所述电容器单元包括：

P阱，设置在P型半导体衬底中；

浅沟槽隔离结构，设置在所述P阱中；

N型扩散区，设置在所述浅沟槽隔离结构两侧的所述P阱中，所述N型扩散区的深度小于所述浅沟槽隔离结构的深度。

2.根据权利要求1所述的MTP器件，其特征在于，所述N型扩散区的深度为所述浅沟槽隔离结构的深度的30～80％。

3.根据权利要求1所述的MTP器件，其特征在于，所述浅沟槽隔离结构的特征尺寸为0.3～1.2μm。

4.根据权利要求1所述的MTP器件，其特征在于，所述N型扩散区中的N型离子为剂量为1E14～5E14atoms/cm³的磷或砷。

5.一种MTP器件的制造方法，所述MTP器件包括逻辑电路区和外围电路区，所述逻辑电路区包括逻辑单元和电容器单元，其特征在于，所述制造方法包括：

步骤S1，在P型半导体衬底中形成浅沟槽隔离结构；

步骤S2，在所述P型半导体衬底表面上形成牺牲氧化层；

步骤S3，对所述P型半导体衬底进行P型离子注入，形成所述逻辑单元的P阱和所述电容器单元的P阱；

步骤S4，对所述P型半导体衬底进行N型离子注入，形成所述外围电路区的N阱；

步骤S5，对所述电容器单元的P阱进行N型重掺杂，形成所述电容器单元的N型扩散区，所述N型重掺杂的掺杂深度小于所述浅沟槽隔离结构的深度；

步骤S6，去除所述牺牲氧化层。

6.根据权利要求5所述的制造方法，其特征在于，所述N型重掺杂的掺杂深度为所述浅沟槽隔离结构的深度的30～80％。

7.根据权利要求5所述的制造方法，其特征在于，所述步骤S3包括：

在所述牺牲氧化层上设置第一光刻胶层；

对所述第一光刻胶层进行光刻，形成第一光刻胶掩膜，所述第一光刻胶掩膜在对应所述电容器单元的区域具有开口；

在所述第一光刻胶掩膜的保护下，对所述P型半导体衬底进行P型离子注入，形成所述逻辑单元的P阱和所述电容器单元的P阱。

8.根据权利要求5所述的制造方法，其特征在于，所述步骤S4包括：

在所述牺牲氧化层上设置第二光刻胶层；

对所述第二光刻胶层进行光刻，形成第二光刻胶掩膜，所述第二光刻胶掩膜在对应所述电容器单元的区域保持完整；

在所述第二光刻胶掩膜的保护下，对所述P型半导体衬底进行N型离子注入，形成所述外围电路区的N阱。

9.根据权利要求5所述的制造方法，其特征在于，所述步骤S5包括：

在所述牺牲氧化层上设置第三光刻胶；

对所述第三光刻胶进行光刻，形成第三光刻胶掩膜，所述第三光刻胶掩膜在对应所述电容器单元的所述P阱位置具有开口；

在所述第三光刻胶掩膜的保护下，对所述P阱进行N型重掺杂，形成所述电容器单元的N型扩散区。

10.根据权利要求5或9所述的制造方法，其特征在于，所述步骤S5中N型重掺杂为砷重掺杂，且掺杂过程中砷的能量为30～50KeV，剂量为1E14～5E14atoms/cm³。

11.根据权利要求5或9所述的制造方法，其特征在于，所述步骤S5中N型重掺杂为磷重掺杂，且掺杂过程中磷的能量为15～25KeV，剂量为1E14～5E14atoms/cm³。