CN105474368A - 蚀刻方法 - Google Patents

蚀刻方法 Download PDF

Info

Publication number
CN105474368A
CN105474368A CN201480046269.1A CN201480046269A CN105474368A CN 105474368 A CN105474368 A CN 105474368A CN 201480046269 A CN201480046269 A CN 201480046269A CN 105474368 A CN105474368 A CN 105474368A
Authority
CN
China
Prior art keywords
layer
polymer
etched
gas
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201480046269.1A
Other languages
English (en)
Inventor
户花敏胜
山下扶美子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN105474368A publication Critical patent/CN105474368A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32192—Microwave generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

提供对被处理体的被蚀刻层进行蚀刻的方法。该方法包括如下工序：在设置于被蚀刻层上的中间层上形成包含第1聚合物和第2聚合物的能够自组装的嵌段共聚物层的工序(a)；以由嵌段共聚物层形成包含第1聚合物的第1区域和包含第2聚合物的第2区域的方式对被处理体进行处理的工序(b)；在对被处理体进行处理的工序(b)之后，对第2区域和该第2区域的正下方的中间层进行蚀刻而形成掩模的工序(c)；在形成掩模的工序(c)之后，在收纳有被处理体的等离子体处理装置的处理容器内，生成包含四氯化硅气体和氧气的处理气体的等离子体，在掩模上形成保护膜的工序(d)；以及在形成保护膜的工序(d)之后，对被蚀刻层进行蚀刻的工序(e)。

Description

蚀刻方法
技术领域
本发明的实施方式涉及蚀刻方法。
背景技术
为了实现半导体元件之类的器件的进一步的微细化，必须形成具有比通过迄今为止使用了光刻技术的微细加工得到的极限尺寸还小的尺寸的图案。作为用于形成这样的尺寸的图案的一个手法，作为下一代曝光技术的EUV(远紫外(extremeultraviolet))的开发有所进展。EUV中，使用比现有的UV光源波长明显短的波长的光，例如使用13.5nm这样非常短的波长的光。因此，EUV中存在面向量产化的技术障碍。例如，EUV存在曝光时间长等课题。因此，期望能够提供更微细化的器件的其他制造方法的开发。
作为代替现有的光刻技术的技术，着眼于使用使秩序图案自发地组装化的自组装(self-assembled)材料之一即自组装嵌段共聚物(BCP：blockcopolymer)而形成图案的技术。这样的技术如专利文献1和2所述。
专利文献1所述的技术中，包含含有彼此不混和的二种以上的聚合物/嵌段成分A、B的嵌段共聚物的嵌段共聚物层被涂布于基底层上。而且，为了使聚合物/嵌段成分A、B自发地相分离，进行了热处理(退火)。由此，可以得到具有包含聚合物/嵌段成分A的第1区域和包含聚合物/嵌段成分B的第2区域的秩序图案。另外，专利文献2中，作为通孔的形成方法，提出了嵌段共聚物的图案化加工。专利文献2所述的图案化加工中，通过去除经过相分离的嵌段共聚物层的第1区域和第2区域中的第2区域能够得到图案。
现有技术文献
专利文献
专利文献1：日本特开2007-208255号公报
专利文献2：日本特开2010-269304号公报
发明内容
发明要解决的问题
然而，专利文献1和2所述的技术中，使用通过嵌段共聚物的图案化得到的掩模对被蚀刻层进行蚀刻时，掩模的图案有时发生变形。
因此，要求抑制通过嵌段共聚物的图案化得到的掩模由于被蚀刻层的蚀刻而发生变形。
用于解决问题的方案
一个方面中，提供对被处理体的被蚀刻层进行蚀刻的方法。该方法包括如下工序：在设置于被蚀刻层上的中间层上形成包含第1聚合物和第2聚合物的能够自组装的嵌段共聚物层的工序(a)；以由嵌段共聚物层形成包含第1聚合物的第1区域和包含第2聚合物的第2区域的方式对被处理体进行处理的工序(b)；在工序(b)之后，对第2区域和该第2区域的正下方的中间层进行蚀刻而形成掩模的工序(c)；在工序(c)之后，在收纳有被处理体的等离子体处理装置的处理容器内，生成包含四氯化硅气体和氧气的处理气体的等离子体，在掩模上形成保护膜的工序(d)；以及在工序(d)之后，对被蚀刻层进行蚀刻的工序(e)。
上述一个方面的方法中，含有基于工序(d)中生成的等离子体中的氧和硅的氧化硅的保护膜形成于掩模上。通过该保护膜，保护掩模免受工序(e)的蚀刻。因此，可以抑制掩模通过被蚀刻层的蚀刻而变形。
一个方案中，被蚀刻层为含有硅的层，工序(e)中，可以在处理容器内生成包含全氟烃气体和氢氟烃气体中的至少一种气体的处理气体的等离子体。根据该方案，可以利用氟的活性种而对被蚀刻层进行蚀刻。另外，也可以去除在自掩模露出的被蚀刻层的表面上通过工序(d)堆积的保护膜。
另外，另一个方面中，提供对被处理体的被蚀刻层进行蚀刻的其他方法。该方法包括如下工序：在设置于被蚀刻层上的中间层上形成包含第1聚合物和第2聚合物的能够自组装的嵌段共聚物层的工序(a)；以由嵌段共聚物层形成包含第1聚合物的第1区域和包含第2聚合物的第2区域的方式对被处理体进行处理的工序(b)；在工序(b)之后，对第2区域和第2区域的正下方的中间层进行蚀刻而形成掩模的工序(c)；以及在形成掩模的工序之后，对被蚀刻层进行蚀刻的工序(f)。该方法的蚀刻对象即被蚀刻层为含有氧化硅或氮化硅的层。对被蚀刻层进行蚀刻的工序(f)中，在等离子体处理装置的处理容器内，生成包含全氟烃气体和氢氟烃气体中的至少一种气体并且包含溴化氢气体的气体的等离子体。
上述的其他一个方面的方法中，由工序(f)中使用的气体所含的溴化氢气体所包含的原子或分子的活性种形成包含SiBrO之类的成分的保护膜。另外，利用Br的活性种对掩模进行改性即固化。其结果，可以抑制掩模由于被蚀刻层的蚀刻而发生变形。
另外，上述方法的一个方案中，第1聚合物可以为聚苯乙烯，前述第2聚合物可以为聚甲基丙烯酸甲酯。
发明的效果
如以上说明那样，根据一个侧面和各种方案，可以抑制通过嵌段共聚物的图案化得到的掩模由于被蚀刻层的蚀刻而发生变形。
附图说明
图1为示出一个实施方式的蚀刻方法的流程图。
图2为示出图1所示的各工序中制成的产物的截面的图。
图3为示出图1所示的各工序中制成的产物的截面的图。
图4为示出图1所示的各工序中制成的产物的截面的图。
图5为用于说明嵌段共聚物的自组装的图。
图6为示意性示出等离子体处理装置的一个实施方式的图。
图7为示出其他实施方式的蚀刻方法的流程图。
具体实施方式
以下，参照附图对各种实施方式进行详细说明。需要说明的是，各附图中对相同或相当的部分标注相同的符号。
图1为示出一个实施方式的蚀刻方法的流程图。另外，图2、图3和图4为示出图1所示的各工序中制成的产物的截面的图。如图1所示那样，一个实施方式的蚀刻方法MT1包括：工序ST1、工序ST2、工序ST3、工序ST4、工序ST5和工序ST6。方法MT1中，首先，在工序ST1中，在被处理体(以下，称为“晶圆”)W的表面形成中间层NL。
如图2的(a)所示那样，晶圆W包括基板Sb和被蚀刻层EL。基板Sb例如由硅构成。被蚀刻层EL设置于基板Sb上。被蚀刻层EL为含有硅的层。例如，被蚀刻层EL可以为SiN层、氧化硅层或含有硅的抗蚀层。另外，被蚀刻层EL可以具有例如15～20nm的膜厚。
如图2的(a)所示那样，在工序ST1中，在被蚀刻层EL上涂布有机膜OL。有机膜OL例如为苯乙烯与甲基丙烯酸甲酯的嵌段共聚物。接着，在涂布后对晶圆W进行热处理。该热处理的温度的最佳值依赖于有机膜OL的种类，通常为200℃～300℃左右。例如，该热处理的温度例如为250℃。通过该热处理，如图2的(b)所示那样，有机膜OL整体收缩，由有机膜OL形成中间层NL和变质层RL。需要说明的是，变质层RL为有机膜OL中的碳发生了变质的层。
接着，如图2的(c)所示那样，变质层RL通过显影处理以化学方式被去除。由此，在被蚀刻层EL上形成中间层NL。该中间层NL的表面具有既不疏水也不亲水的中性状态。对于后述的嵌段共聚物层中的聚合物，聚合物长度短时具有强的亲水性，聚合物长度长时具有强的疏水性。如此，聚合物中有亲水性强的种类和疏水性强的种类，因此通过形成具有中性表面的中间层NL，可以使聚合物相分离为期望的形状。
方法MT1中，接着，进行工序ST2。工序ST2中，将嵌段共聚物涂布于晶圆W的表面即中间层NL的表面。嵌段共聚物可以通过例如旋涂法之类的各种方法涂布。由此，如图3的(a)所示，在中间层NL的表面上形成嵌段共聚物层BCL。
嵌段共聚物为自组装(Self-Assembled)嵌段共聚物，包含第1聚合物和第2聚合物。一个实施方式中，嵌段共聚物为聚苯乙烯-嵌段-聚甲基丙烯酸甲酯(PS-b-PMMA)。PS-b-PMMA包含聚苯乙烯(PS)作为第1聚合物，包含聚甲基丙烯酸甲酯(PMMA)作为第2聚合物。
此处，对于嵌段共聚物和其自组装，以PS-b-PMMA为例参照图5并进行说明。PS和PMMA均为一个分子的直径为0.7nm的高分子。将含有彼此不混和的PS和PMMA的嵌段共聚物涂布在中间层NL上而形成嵌段共聚物层BCL，然后对晶圆W在常温(25℃)至300℃以下的温度下进行热处理(退火)时，在嵌段共聚物层BCL中产生相分离。一般来说，退火在200℃～250℃的温度范围内进行。另一方面，在高于300℃的高温下进行热处理时，嵌段共聚物层BCL的相分离不发生，PS和PMMA无规地配置。另外，在相分离后即使将温度恢复至常温嵌段共聚物层BCL也保持相分离状态。
各聚合物的聚合物长度短时，相互作用(斥力)变弱并且亲水性变强。另一方面，聚合物长度长时，相互作用(斥力)变强并且疏水性变强。利用这样的聚合物的性质，例如如图5的(a)和图5的(b)所示那样，可以制成PS和PMMA的相分离结构。图5的(a)示出聚合物A和聚合物B具有大致相同的聚合物长度时的相分离结构。一个例子中，聚合物A为PS，聚合物B为PMMA。图5的(a)所示的情况下，各聚合物的相互作用相同，因此，将嵌段共聚物层BCL以250℃左右进行热处理时，聚合物A和聚合物B发生自组装而相分离为线状。即，聚合物A形成线状的第1区域，在第1区域间内聚合物B形成线状的第2区域。利用该相分离结构，例如，将包含聚合物B的第2区域去除时，可以形成线和间隙(L/S)的周期图案。该周期图案可以作为半导体元件之类的器件制造用的图案而应用。
另外，图5的(b)示出，聚合物A和聚合物B的聚合物长度有较大差异时，即，聚合物A的聚合物长度比聚合物B的聚合物长度还长时的相分离结构。图5的(b)所示的情况下，聚合物A的相互作用(斥力)强，聚合物B的相互作用(斥力)弱。将这样的嵌段共聚物层BCL以250℃左右进行热处理时，由于聚合物间的相互作用的强弱而聚合物A自组装为外侧，聚合物B自组装为内侧。即，聚合物B自组装为圆柱状，形成第2区域，聚合物A以包围该圆柱状的区域的方式自组装而形成第1区域。利用包含这样的第1区域和第2区域的相分离结构，例如，将第2区域去除时，可以形成洞的周期图案。该周期图案也可以作为半导体元件之类的器件制造用的图案而应用。
再次参照图1。方法MT1的工序ST3中，进行用于嵌段共聚物层BCL的相分离的处理。一个实施方式的工序ST2中，通过将晶圆W以200℃～300℃的温度进行加热，使嵌段共聚物层BCL产生相分离。通过该工序ST3，如图3的(b)所示那样，在嵌段共聚物层BCL中，形成包含第1聚合物的第1区域R1和包含第2聚合物的第2区域R2。如上述那样，第1区域R1和第2区域R2可以为交替设置的线图案。或者，第2区域R2为圆柱状的区域，第1区域R1可以包围圆柱状的第2区域R2。
接着，先于工序ST4地，将晶圆W向等离子体处理装置内输送。图6为示意性示出能够用于实施方法MT1的等离子体处理装置的一个实施方式的图。图6所示的等离子体处理装置1为电容耦合型的平行平板等离子体处理装置，具有大致圆筒形的腔室(处理容器)10。腔室10接地。对腔室10的内表面实施铝阳极化处理(阳极氧化处理)。另外，该腔室10接地。
在腔室10的底部，隔着陶瓷等的绝缘板12配置有圆柱状的基座支撑台14。在基座支撑台14上设置有例如由铝构成的基座16。
在基座16的上表面设置有用于由静电吸附力保持晶圆W的静电卡盘18。该静电卡盘18是将由导电膜形成的卡盘电极20夹持于一对绝缘层或绝缘片之间而得到的。直流电源22通过开关24与电极20电连接。该等离子体处理装置1中，通过来自直流电源22的直流电压，可以将晶圆W由静电力吸附保持于静电卡盘18。在静电卡盘18的周围且基座16上配置有用于提高蚀刻的面内均匀性的聚焦环26。聚焦环26例如为硅制。另外，在基座16和基座支撑台14的侧面粘附有例如石英制的圆筒状的内壁构件28。
在基座支撑台14的内部设置有制冷剂室30。制冷剂室30例如在基座支撑台14内以环状延伸存在。从外部安装的冷却器单元通过配管32a、32b向该制冷剂室30循环供给规定温度的制冷剂cw、例如冷却水。等离子体处理装置1中，通过控制制冷剂cw的温度，可以控制基座16上的晶圆W的温度。进而，来自导热气体供给机构(未作图示)的导热气体例如He气体通过气体供给线34供给至静电卡盘18的上表面与晶圆W的背面之间。
另外，等离子体生成用的第1高频电源36、导入离子用的第2高频电源38分别通过匹配器40、42和供电棒44、46与基座16电连接。
第1高频电源36产生适于等离子体生成的频率例如40MHz的第1频率的电力。需要说明的是，第1频率可以为60MHz或100MHz这样的频率。另一方面，第2高频电源38产生适于向基座16上的晶圆W导入等离子体的离子的较低频的频率例如13MHz的第2频率的电力。
在基座16的上方以与该基座平行地相对的方式设置有上部电极48。该上部电极48由电极板50和可拆卸地支撑该电极板50的电极支撑体52构成。在电极板50上形成有大量气体孔50a。电极板50例如可以由Si、SiC这样的半导体材料构成。另外，电极支撑体52例如由铝构成，对其表面实施铝阳极化处理。这些电极板50和电极支撑体52通过环状的绝缘体54安装于腔室10的上部。环状绝缘体54例如可以由氧化铝构成。在该上部电极48与基座16之间设定有等离子体生成空间即处理空间S。
在电极支撑体52中形成有气体缓冲室56。另外，在电极支撑体52上形成有使气体缓冲室56与电极板50连通的气体孔50a的大量的气体通气孔52a。气体供给源60通过气体供给管58与气体缓冲室56连接。在气体供给管58上设置有质量流量控制器(MFC)62和开闭阀64。从气体供给源60向气体缓冲室56导入处理气体时，处理气体从电极板50的气体孔50a向基座16上的晶圆W在处理空间S内以喷淋状喷出。如此，上部电极48兼具用于向处理空间S供给处理气体的喷头。
在基座16和基座支撑台14与腔室10的侧壁之间形成的环状的空间为排气空间。在该排气空间的底部设置有腔室10的排气口72。排气装置76与排气口72连接。排气装置76具有涡轮分子泵等真空泵，将腔室10的室内、特别是处理空间S减压至期望的真空度。另外，在腔室10的侧壁上安装有开闭晶圆W的输入/输出口78的闸阀80。
控制部88具有CPU(中央处理器(CentralProcessingUnit))，ROM(只读存储器ReadOnlyMemory)、RAM(随机存取存储器(RandomAccessMemory))，CPU例如按照存储于RAM中的各种程序控制工艺的执行。
在该等离子体处理装置1中对晶圆W进行处理时，首先，将闸阀80打开，将保持于输送臂上的晶圆W输入至腔室10内。然后，将晶圆W载置于静电卡盘18上。输入晶圆W后，关闭闸阀80，从气体供给源60向腔室10内以规定的流量和流量比导入处理气体，通过排气装置76将腔室10内的压力减压至设定值。进而，从第1高频电源36向基座16供给高频电力，也可以根据需要从第2高频电源38向基座16供给高频偏置电力。由此，从喷头以喷淋状导入的处理气体被激发而生成等离子体。利用该等离子体中的自由基、离子之类的活性种对晶圆W进行处理。
再次参照图1。方法MT1的工序ST4中形成掩模。因此，使用等离子体处理装置，对嵌段共聚物层BCL的第2区域R2和该第2区域R2的正下方的中间层NL进行蚀刻。在等离子体处理装置1中实施工序ST4时，从气体供给源60向腔室10内供给处理气体，通过排气装置76将腔室10内的压力减压至设定值。另外，从第1高频电源36向基座16供给高频电力。需要说明的是，工序ST4中，也可以根据需要，向基座16供给来自第2高频电源38的高频偏置电力。工序ST4中使用的处理气体为用于对包含第2聚合物的第2区域R2和其正下方的中间层NL进行蚀刻的处理气体，因此可以包含氧气。例如，该处理气体也可以包含O2气。另外，该处理气体也可以进一步包含Ar气之类的稀有气体或N2气之类的非活性气体。
工序ST4中，由有机材料构成的嵌段共聚物层BCL从其表面被氧气的活性种蚀刻。此处，与由第1聚合物构成的第1区域R1相比，由第2聚合物构成的第2区域R2的蚀刻速率高。因此，通过工序ST4，可以选择性地蚀刻第2区域R2。另外，通过将第2区域R2去除而露出的中间层NL的一部分被蚀刻。通过上述工序ST4，晶圆W成为图3的(c)所示的状态。即，形成包含第1区域R1和其正下方的中间层NL的掩模MK。
接着，如图1所示那样，方法MT1中，进行了工序ST5。工序ST5中，在掩模MK上形成保护膜PF。因此，工序ST5中，在等离子体处理装置内，生成包含四氯化硅气体(SiCl4)和氧气(O2)的处理气体的等离子体，晶圆W被暴露于该等离子体中。该等离子体包含硅的活性种和氧的活性种，因此，通过工序ST5，如图4的(a)所示那样，在掩模MK上形成由氧化硅构成的保护膜PF。需要说明的是，工序ST5中使用的处理气体也可以进一步包含Ar气之类的稀有气体。
在等离子体处理装置1中实施工序ST5时，从气体供给源60向腔室10内供给包含四氯化硅气体和氧气的处理气体，通过排气装置76将腔室10内的压力减压至设定值。另外，从第1高频电源36向基座16供给高频电力。另外，工序ST5中，也可以根据需要，向基座16供给来自第2高频电源38的高频偏置电力。
接着，方法MT1中，进行了工序ST6。工序ST6中，对在掩模MK的开口露出的被蚀刻层EL进行蚀刻。因此，工序ST6中，在等离子体处理装置内，生成包含全氟烃气体的处理气体的等离子体，晶圆W被暴露于该等离子体。该等离子体包含氟的活性种，因此，通过工序ST6，在掩模MK的开口露出的被蚀刻层EL上的保护膜PF和其正下方的被蚀刻层EL被蚀刻。通过上述工序ST6，晶圆W变为图4的(b)所示的状态。即，掩模MK的图案被转印至被蚀刻层EL。需要说明的是，工序ST6中使用的处理气体在CF4气体之类的全氟烃气体的基础上还可以包含CHF3气体之类的氢氟烃气体，或者代替CF4气体之类的全氟烃气体包含CHF3气体之类的氢氟烃气体。另外，该处理气体也可以进一步包含Ar气之类的稀有气体。
在等离子体处理装置1中实施工序ST6时，从气体供给源60向腔室10内供给包含全氟烃气体的处理气体，通过排气装置76将腔室10内的压力减压至设定值。另外，从第1高频电源36向基座16供给高频电力。另外，工序ST6中，也可以根据需要向基座16供给来自第2高频电源38的高频偏置电力。
以上说明的方法MT1中，在被蚀刻层EL的蚀刻前，在掩模MK上形成保护膜PF。通过该保护膜PF，可以保护掩模MK免受工序ST6的蚀刻。即，可以利用工序ST6的蚀刻抑制掩模MK的扭曲之类的变形。
以下，对其他实施方式的蚀刻方法进行说明。图7为示出其他实施方式的蚀刻方法的流程图。图7所示的方法MT2在不包括工序ST5而包括代替工序ST6的工序ST62的方面与方法MT1不同。工序ST62中，在等离子体处理装置内，生成包含全氟烃气体和氢氟烃气体中的至少一种且包含溴化氢气体的气体的等离子体。全氟烃气体例如为CF4气体，氢氟烃气体例如为CHF3气体。
工序ST62中，工序ST4后的状态的晶圆W被暴露于生成的等离子体。工序ST62中，利用溴化氢气体的等离子体中所含的原子或分子的活性种在掩模MK上形成包含SiBrO之类的成分的保护膜。另外，利用Br的活性种对掩模MK进行改性即固化。另外，工序ST62中生成的等离子体包含氟的活性种，因此与工序ST6同样地对被蚀刻层EL进行蚀刻。因此，利用工序ST62，可以保护掩模MK且使被蚀刻层EL的蚀刻进行。因此，利用工序ST62，可以抑制由蚀刻导致的掩模MK的扭曲之类的变形。
以上，对实施方式进行了说明，但并不限定上述实施方式，可以构成各种变形方案。例如，工序ST4、ST5、ST6、ST62中能够使用的等离子体处理装置不限定于电容耦合型的等离子体处理装置。例如，这些工序中可以使用诱导耦合型的等离子体处理装置或以微波之类的表面波作为等离子体源的等离子体处理装置。
附图标记说明
1…等离子体处理装置、10…腔室、16…基座、18…静电卡盘、36…第1高频电源、38…第2高频电源、48…上部电极、W…晶圆、EL…被蚀刻层、NL…中间层、BCL…嵌段共聚物层、R1…第1区域、R2…第2区域、MK…掩模、PF…保护膜。

Claims (4)

1.一种对被处理体的被蚀刻层进行蚀刻的方法，其包括如下工序：
在设置于所述被蚀刻层上的中间层上形成包含第1聚合物和第2聚合物的能够自组装的嵌段共聚物层的工序；
以由所述嵌段共聚物层形成包含所述第1聚合物的第1区域和包含所述第2聚合物的第2区域的方式对所述被处理体进行处理的工序；
在对所述被处理体进行处理的工序之后，对所述第2区域和该第2区域的正下方的中间层进行蚀刻而形成掩模的工序；
在形成所述掩模的工序之后，在收纳有所述被处理体的等离子体处理装置的处理容器内，生成包含四氯化硅气体和氧气的处理气体的等离子体，在所述掩模上形成保护膜的工序；以及
在形成所述保护膜的工序之后，对所述被蚀刻层进行蚀刻的工序。
2.根据权利要求1所述的方法，其中，
所述被蚀刻层为含有硅的层，
对所述被蚀刻层进行蚀刻的工序中，在所述处理容器内，生成包含全氟烃气体和氢氟烃气体中的至少一种气体的处理气体的等离子体。
3.一种对被处理体的被蚀刻层进行蚀刻的方法，其包括如下工序：
在设置于所述被蚀刻层上的中间层上形成包含第1聚合物和第2聚合物的能够自组装的嵌段共聚物层的工序；
以由所述嵌段共聚物层形成包含所述第1聚合物的第1区域和包含所述第2聚合物的第2区域的方式对所述被处理体进行处理的工序；
在对所述被处理体进行处理的工序之后，对所述第2区域和该第2区域的正下方的中间层进行蚀刻而形成掩模的工序；以及
在形成所述掩模的工序之后，对所述被蚀刻层进行蚀刻的工序，
所述被蚀刻层为含有氧化硅或氮化硅的层，
对所述被蚀刻层进行蚀刻的工序中，在等离子体处理装置的处理容器内，生成包含全氟烃气体和氢氟烃气体中的至少一种气体并且包含溴化氢气体的气体的等离子体。
4.根据权利要求1～3中的任一项所述的方法，其中，所述第1聚合物为聚苯乙烯，所述第2聚合物为聚甲基丙烯酸甲酯。
CN201480046269.1A 2013-09-19 2014-09-02 蚀刻方法 Pending CN105474368A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2013194285 2013-09-19
JP2013-194285 2013-09-19
JP2014020628A JP2015084396A (ja) 2013-09-19 2014-02-05 エッチング方法
JP2014-020628 2014-02-05
PCT/JP2014/073042 WO2015041043A1 (ja) 2013-09-19 2014-09-02 エッチング方法

Publications (1)

Publication Number Publication Date
CN105474368A true CN105474368A (zh) 2016-04-06

Family

ID=52688697

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480046269.1A Pending CN105474368A (zh) 2013-09-19 2014-09-02 蚀刻方法

Country Status (8)

Country Link
US (1) US20160203998A1 (zh)
EP (1) EP3048638A4 (zh)
JP (1) JP2015084396A (zh)
KR (1) KR20160055788A (zh)
CN (1) CN105474368A (zh)
SG (1) SG11201601261SA (zh)
TW (1) TW201522205A (zh)
WO (1) WO2015041043A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109923648A (zh) * 2016-11-07 2019-06-21 东京毅力科创株式会社 处理被处理体的方法
CN110544628A (zh) * 2018-05-28 2019-12-06 东京毅力科创株式会社 对膜进行蚀刻的方法和等离子体处理装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6643875B2 (ja) * 2015-11-26 2020-02-12 東京エレクトロン株式会社 エッチング方法
US9978563B2 (en) * 2016-01-27 2018-05-22 Tokyo Electron Limited Plasma treatment method to meet line edge roughness and other integration objectives
TWI812762B (zh) * 2018-07-30 2023-08-21 日商東京威力科創股份有限公司 處理被處理體之方法、處理裝置及處理系統
JP7220603B2 (ja) * 2019-03-20 2023-02-10 東京エレクトロン株式会社 膜をエッチングする方法及びプラズマ処理装置
US20220238349A1 (en) * 2019-06-04 2022-07-28 Lam Research Corporation Polymerization protective liner for reactive ion etch in patterning

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050170607A1 (en) * 2004-01-29 2005-08-04 Sharp Kabushiki Kaisha Method for manufacturing semiconductor device
US20120228262A1 (en) * 2009-09-25 2012-09-13 Kabushiki Kaisha Toshiba Pattern forming method
US20130105303A1 (en) * 2011-10-27 2013-05-02 Dmitry Lubomirsky Process chamber for etching low k and other dielectric films
CN103219234A (zh) * 2012-01-23 2013-07-24 东京毅力科创株式会社 蚀刻方法和蚀刻装置
JP2013145874A (ja) * 2011-12-21 2013-07-25 Imec Ｅｕｖフォトレジスト封入

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3940546B2 (ja) * 1999-06-07 2007-07-04 株式会社東芝 パターン形成方法およびパターン形成材料
JP3883470B2 (ja) * 2002-05-14 2007-02-21 沖電気工業株式会社 半導体装置の製造方法
US7347953B2 (en) 2006-02-02 2008-03-25 International Business Machines Corporation Methods for forming improved self-assembled patterns of block copolymers
US8877073B2 (en) * 2008-10-27 2014-11-04 Canon Nanotechnologies, Inc. Imprint lithography template
US8114306B2 (en) 2009-05-22 2012-02-14 International Business Machines Corporation Method of forming sub-lithographic features using directed self-assembly of polymers
JP5802233B2 (ja) * 2013-03-27 2015-10-28 株式会社東芝 パターン形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050170607A1 (en) * 2004-01-29 2005-08-04 Sharp Kabushiki Kaisha Method for manufacturing semiconductor device
US20120228262A1 (en) * 2009-09-25 2012-09-13 Kabushiki Kaisha Toshiba Pattern forming method
US20130105303A1 (en) * 2011-10-27 2013-05-02 Dmitry Lubomirsky Process chamber for etching low k and other dielectric films
JP2013145874A (ja) * 2011-12-21 2013-07-25 Imec Ｅｕｖフォトレジスト封入
CN103219234A (zh) * 2012-01-23 2013-07-24 东京毅力科创株式会社 蚀刻方法和蚀刻装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109923648A (zh) * 2016-11-07 2019-06-21 东京毅力科创株式会社 处理被处理体的方法
CN109923648B (zh) * 2016-11-07 2023-06-23 东京毅力科创株式会社 处理被处理体的方法
CN110544628A (zh) * 2018-05-28 2019-12-06 东京毅力科创株式会社 对膜进行蚀刻的方法和等离子体处理装置

Also Published As

Publication number Publication date
US20160203998A1 (en) 2016-07-14
EP3048638A4 (en) 2017-05-03
WO2015041043A1 (ja) 2015-03-26
KR20160055788A (ko) 2016-05-18
SG11201601261SA (en) 2016-04-28
TW201522205A (zh) 2015-06-16
EP3048638A1 (en) 2016-07-27
JP2015084396A (ja) 2015-04-30

Similar Documents

Publication Publication Date Title
US11410860B2 (en) Process chamber for etching low k and other dielectric films
CN105474368A (zh) 蚀刻方法
CN107431011B (zh) 用于原子层蚀刻的方法
US10763123B2 (en) Method for processing workpiece
TW202145307A (zh) 電漿處理裝置及被處理體處理方法
EP2975633B1 (en) Method for forming pattern
KR102330411B1 (ko) 피처리체를 처리하는 방법
CN105453236B (zh) 蚀刻方法
US20200168468A1 (en) Etching method and substrate processing apparatus
TWI689007B (zh) 蝕刻方法
JP6204881B2 (ja) 被処理体を処理する方法
JP4316322B2 (ja) 層間絶縁膜のドライエッチング方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20160406