CN105449084A - 一种倒装高压led芯片电极及芯片制造方法 - Google Patents

一种倒装高压led芯片电极及芯片制造方法 Download PDF

Info

Publication number
CN105449084A
CN105449084A CN201510975827.9A CN201510975827A CN105449084A CN 105449084 A CN105449084 A CN 105449084A CN 201510975827 A CN201510975827 A CN 201510975827A CN 105449084 A CN105449084 A CN 105449084A
Authority
CN
China
Prior art keywords
chip
electrode
type
layer
gallium nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510975827.9A
Other languages
English (en)
Other versions
CN105449084B (zh
Inventor
李文忠
马云
方允樟
金林枫
叶慧群
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhejiang Normal University CJNU
Original Assignee
Zhejiang Normal University CJNU
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhejiang Normal University CJNU filed Critical Zhejiang Normal University CJNU
Priority to CN201510975827.9A priority Critical patent/CN105449084B/zh
Publication of CN105449084A publication Critical patent/CN105449084A/zh
Application granted granted Critical
Publication of CN105449084B publication Critical patent/CN105449084B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H01L33/60—Reflective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/64—Heat extraction or cooling elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/005—Processes relating to semiconductor body packages relating to encapsulations

Abstract

本发明公开了一种倒装高压LED芯片电极及芯片制造方法，包括衬底和外延层，外延层包括P型氮化镓层、量子阱区和N型氮化镓层，外延层上设置有彼此独立的单元芯片，每个单元芯片形成图案化的P型氮化镓平台和N型氮化镓平台，两组以上单元芯片构成一个高压芯片单元，P型氮化镓平台和N型氮化镓平台均采用金属电极互联，金属电极包括P型金属反射电极、P-N互联电极、N型金属电极以及焊盘电极，P型氮化镓平台到N型氮化镓平台的侧壁以及单元芯片互联的深槽区均采用DBR结构连接。本发明提高芯片的出光率以及增大封装芯片焊盘的接触面积，增强稳定性，减少电流从聚效应，而且实现无线焊接，散热效果好，有利于减少成本，降低光衰。

Description

一种倒装高压LED芯片电极及芯片制造方法
技术领域
本发明涉及半导体发光照明器件领域，尤其涉及一种倒装高压LED芯片电极及芯片制造方法。
背景技术
半导体固态发光器件氮化镓基LED发光二极管由于其体积小，功耗低、寿命长、响应块、稳定性好等优点被广泛应用于各种发光照明领域，传统正装高功率LED由于结构特性导致具有电流扩散不均，散热不好，电机阻挡发光以及受到光源驱动寿命影响较大，从而导致光效低、稳定性相对较差。随着LED芯片制造业的兴起以及科研领域的发展，要求新一代的芯片具有高性能、低成本且更注重器件的稳定性，因而高压倒装LED芯片应运而生，高压倒装LED可以将功率型芯片实现多单元互联互通，有效地降低驱动电流，同时芯片可以直接高压驱动，可以节省驱动成本，提高光源整体寿命；由于芯片采用倒装结构，合理的电极设计可以提高出光反射效率，减少电流从聚效应，而且实现无线焊接，散热效果好，有利于减少成本，降低光衰。
发明内容
本发明目的在于针对现有技术所存在的不足而提供一种倒装高压LED芯片电极及芯片制造方法的技术方案，主要解决提高芯片的出光率以及增大封装芯片焊盘的接触面积，增强稳定性。
为了解决上述技术问题，本发明采用如下技术方案：
一种倒装高压LED芯片，包括衬底和外延层，衬底位于外延层的下方，外延层包括P型氮化镓层、量子阱区和N型氮化镓层，量子阱区位于P型氮化镓层和N型氮化镓层之间，其特征在于：外延层上设置有彼此独立的单元芯片，每个单元芯片形成图案化的P型氮化镓平台和N型氮化镓平台，单元芯片之间通过深刻蚀隔离槽分开，单元芯片的外侧面上设置有切割道侧壁区，两组以上单元芯片构成一个高压芯片单元，高压芯片单元的外围通过深刻蚀V型隔离槽分开，P型氮化镓平台和N型氮化镓平台均采用金属电极互联，金属电极包括覆盖于P型氮化镓平台表面的P型金属反射电极、单元芯片之间的P-N互联电极、N型金属电极以及用于倒装封装的焊盘电极，P型氮化镓平台到N型氮化镓平台的侧壁以及单元芯片互联的深槽区均采用DBR结构连接，DBR结构包括DBR绝缘包裹层、DBR绝缘填充层、DBR绝缘隔离层和DBR侧壁绝缘包裹层，DBR绝缘包裹层和DBR绝缘填充层包裹在单元芯片的外侧，P-N互联电极位于相邻的两个DBR绝缘包裹层和DBR绝缘填充层之间，DBR绝缘包裹层、DBR绝缘填充层和P-N互联电极的顶面上均设置有DBR绝缘隔离层，位于外侧的DBR绝缘填充层上设置有DBR侧壁绝缘包裹层，相邻的DBR绝缘包裹层与DBR侧壁绝缘包裹层之间设置有P型金属反射电极腐蚀窗口，在DBR背面实现单元芯片互联，既可以增强芯片出光的反射同时可以避免目前芯片中电极深槽互联的稳定性以及电极散热的困难，提高了产品良率，在DBR背面实现单元芯片互联，既可以增强芯片出光的反射同时可以避免目前芯片中电极深槽互联的稳定性以及电极散热的困难，提高了产品良率，同时DBR反射结构与反射电极、互联电极以及外围包裹焊盘电极相结合的设计可以最大程度的将芯片出光反射出去。
进一步，衬底的材料为AL2O3、SiC、Si或金属。
进一步，衬底的背面设置有图案化结构。
进一步，焊盘电极包括P型焊盘电极包裹层、N型焊盘电极包裹层、T型SiO2绝缘层和侧壁SiO2绝缘包裹层，P型焊盘电极包裹层和N型焊盘电极包裹层分布在T型SiO2绝缘层的两侧，侧壁SiO2绝缘包裹层包裹在P型焊盘电极包裹层和N型焊盘电极包裹层的外侧，采用高压芯片单元外围切割道包裹，芯片表面大面积覆盖，中间T型绝缘层阻隔形式，提高了芯片出光的反射面，解决了封装过程中由于P、N焊接电极接触面积小以及存在高低差距导致的虚焊，短路等封装良率低的问题。
制造如上述的一种倒装高压LED芯片的方法，其特征在于包括如下步骤：
(1)对衬底进行处理
将生长氮化镓的外延片衬底背面进行减薄、研磨和CMP抛光处理，使其厚度从430μm减到180μm，表面平整度(TTV)≤50μm，翘曲度(BOW)≤50μm，平均粗糙度Sa≤0.2nm；
(2)对外延层进行清洗
将制作芯片的晶圆淡氮化镓外延片进行酸洗，用王水(HCl：HNO3＝3:1)冲温腐蚀30分钟，然后通过浓H2SO4：H2O2＝1:4常温清洗5分钟，再用HF：H2O(DI，超纯水)＝1:1进行晶圆表面去氧化层处理，最后用去离子水冲洗甩干；
(3)P型氮化镓表面粗化
将晶圆置于熔融的NaOH或KOH中腐蚀10分钟，再用去离子水冲洗，烘干后获得表面绒状粗化结构，对P型氮化镓表面蒸镀金属反射电极层；
(4)N型氮化镓台面蚀刻及相邻芯片单元沟道深刻蚀隔离槽制备
a、首先进行均胶、坚膜、曝光、显影处理，然后进行图案化N型台面和深刻蚀隔离槽，N型氮化镓台面刻蚀采用ICP等离子体干法蚀刻，制程气体为C12和BC13，气体体积比为80％和20％，根据蚀刻槽的深宽比要求调整气体流量比例，蚀刻功率RF射频电源上电极功率为600W，下电极功率为100W，持续时间20分钟，蚀刻深度为1.2～1.4μm；
b、在N型台面蚀刻完毕后对深刻蚀隔离槽进行第二次蚀刻，采用干法刻蚀、湿法刻蚀以及激光烧蚀相结合的蚀刻方法，用SiO2或SiN与光刻胶结合做掩模，进行干法蚀刻氮化镓层以及衬底表面缓冲层，蚀刻深度为6～8μm，载气C12和BC13，体积比为90％和10％，蚀刻功率上电极为1200W，下电极为600W，持续时间为40分钟，蚀刻深度为4～5μm；
c、湿法刻蚀与激光烧蚀用于芯片切割道深刻蚀隔离槽以及芯片背面蓝宝石衬底出光面蚀刻图案化出光结构中，曝光、显影在衬底背面做出芯片结构单元区，保留切割道，并用激光切割技术在芯片单元区交错划刻出菱形或三角形图案，然后通过湿法刻蚀做出图案化出光区；
(5)光刻胶掩膜曝光图案化
通过光刻胶预留单元串联芯片间N区到相邻芯片P区的互联电极窗口，将第一芯片P型区域反射电极表面与包裹焊盘电极进行窗口互联；
(6)在金属互联电极与外围包裹焊盘电极之间添加绝缘层
a、在金属互联电极与外围包裹焊盘电极之间采用PECVD的方法生长SiO2绝缘层，绝缘层厚度为200～500nm，制程气体为SiN4和N2O，生长温度为200℃，生长速率为0.8埃/秒，并根据需要位置在绝缘层上为P型、N型外围包裹焊盘电极互联开窗口，经过光刻胶图案化，坚膜、曝光、显影后用BOE(NH4F(40％)：HF(49％)＝6:1)腐蚀液对窗口进行腐蚀；
b、在P型，N型外围包裹焊盘电极的T型绝缘层之间采用PECVD的方法生长SiO2绝缘层，绝缘层的厚度为50～200nm，制程气体为SiN4和N2O，生长温度为200℃，生长速率为0.8埃/秒；
(7)获取高压芯片单元
后续工序采用激光划片、裂片、扩晶、倒膜获得分离的高压芯片单元。
进一步，步骤(3)中的蒸镀金属反射电极层采用电子束蒸镀或磁控溅射技术生长反射电极Ni/Ag或Ni/Ag/Al或Ni/石墨烯/Ag或Ni/Ru/Al中的一种，接触层金属Ni层厚度控制在1～5nm之间，反射层金属Ag、Al控制在200～1000nm厚度，并对镀好的电极进行氧气分为500℃～600℃的退火处理。
优选的，通过磁控溅射技术将TiO2和SiO2或SiN材料交替生长，层叠周期至少大于5对布拉格DBR反射结构层，对于主波长在365～375nm的氮化镓基蓝光芯片，控制布拉格层SiO2的厚度为780±5埃，TiO2的厚度为430±5埃。
优选的，通过电子束蒸镀技术将相邻单元芯片互联电极从第一芯片的N芯片台面通过深刻蚀沟槽上面的布拉格DBE绝缘隔离层上方跨越，与相邻第二芯片P型层上面的反射电极相连接，互联电极采用Cr/Al或Ti/Al，Cr层厚度控制在5～20nm，镀率控制在0.5～1埃/秒，Al层厚度控制在300～1000nm，镀率控制在1～3埃/秒，制程真空度为2.0×10-6Torr。
优选的，步骤(4)中的蚀刻方法还包括紫外激光技术或隐性切割技术，采用紫外激光技术或隐性切割技术对隔离槽从表面到衬底界面聚焦深度切割，然后通过干法刻蚀或湿法刻蚀技术进行蚀刻。
进一步，步骤(6)中的外围包裹焊盘电极采用Cr/Al/Au或Cr/Ag/Au，Cr层厚度控制在5～20nm，镀率控制在0.5～1埃/秒，Al或Ag层厚度控制在300～1000nm，镀率控制在1～3埃/秒，Au层厚度控制在50～200nm，制程真空度为2.0×10-6Torr。
本发明由于采用了上述技术方案，具有以下有益效果：
在DBR背面实现单元芯片互联，既可以增强芯片出光的反射同时可以避免目前芯片中电极深槽互联的稳定性以及电极散热的困难，提高了产品良率，同时DBR反射结构与反射电极、互联电极以及外围包裹焊盘电极相结合的设计可以最大程度的将芯片出光反射出去，大幅提高出光效率，有效提高了封装良率，提高芯片的出光率以及增大封装芯片焊盘的接触面积，增强稳定性，减少电流从聚效应，而且实现无线焊接，散热效果好，有利于减少成本，降低光衰。
附图说明
下面结合附图对本发明作进一步说明：
图1为本发明一种倒装高压LED芯片电极及芯片制造方法中氮化镓晶元结构示意图；
图2为本发明中P型反射电极的结构示意图；
图3为本发明中N型氮化镓平台的蚀刻结构示意图；
图4为本发明中深刻蚀隔离槽、切割道侧壁区和衬底背面图案化结构的结构示意图；
图5为本发明中衬底背面图案化机构的平面示意图；
图6为本发明中P-N互联区DBR绝缘包裹层和DBR绝缘填充层的结构示意图；
图7为本发明中P型金属反射电极、P-N互联电极和N型金属电极连接的平面示意图；
图8为本发明中P-N互联电极与上层SiO2绝缘层的生长示意图；
图9为本发明中倒装高压LED芯片的结构示意图；
图10为本发明中倒装高压LED芯片的平面结构示意图。
图中：1-P型氮化镓层；2-量子阱区；3-N型氮化镓层；4-衬底；5-P型金属反射电极；6-N型氮化镓平台；7-深刻蚀隔离槽；8-切割道侧壁区；9-图案化结构；10-DBR绝缘包裹层；11-DBR绝缘填充层；12-P-N互联电极；13-N型金属电极；14-P型金属反射电极腐蚀窗口；15-DBR绝缘隔离层；16-DBR侧壁绝缘包裹层；17-P型焊盘电极包裹层；18-T型SiO2绝缘层；19-N型焊盘电极包裹层；20-侧壁SiO2绝缘包裹层。
具体实施方式
如图1至图10所示，为本发明一种倒装高压LED芯片，包括衬底4和外延层，衬底4位于外延层的下方，衬底4的材料为AL2O3、SiC、Si或金属，衬底4的背面设置有图案化结构9，外延层包括P型氮化镓层1、量子阱区2和N型氮化镓层3，量子阱区2位于P型氮化镓层1和N型氮化镓层3之间，外延层上设置有彼此独立的单元芯片，每个单元芯片形成图案化的P型氮化镓平台和N型氮化镓平台6，单元芯片之间通过深刻蚀隔离槽7分开，单元芯片的外侧面上设置有切割道侧壁区8，两组以上单元芯片构成一个高压芯片单元，高压芯片单元的外围通过深刻蚀V型隔离槽分开，P型氮化镓平台和N型氮化镓平台6均采用金属电极互联，金属电极包括覆盖于P型氮化镓平台表面的P型金属反射电极5、单元芯片之间的P-N互联电极12、N型金属电极13以及用于倒装封装的焊盘电极，焊盘电极包括P型焊盘电极包裹层17、N型焊盘电极包裹层19、T型SiO2绝缘层18和侧壁SiO2绝缘包裹层20，P型焊盘电极包裹层17和N型焊盘电极包裹层19分布在T型SiO2绝缘层18的两侧，侧壁SiO2绝缘包裹层20包裹在P型焊盘电极包裹层17和N型焊盘电极包裹层19的外侧，采用高压芯片单元外围切割道包裹，芯片表面大面积覆盖，中间T型绝缘层阻隔形式，提高了芯片出光的反射面，解决了封装过程中由于P、N焊接电极接触面积小以及存在高低差距导致的虚焊，短路等封装良率低的问题。
P型氮化镓平台到N型氮化镓平台6的侧壁以及单元芯片互联的深槽区均采用DBR结构连接，DBR结构包括DBR绝缘包裹层10、DBR绝缘填充层11、DBR绝缘隔离层15和DBR侧壁绝缘包裹层16，DBR绝缘包裹层10和DBR绝缘填充层11包裹在单元芯片的外侧，P-N互联电极12位于相邻的两个DBR绝缘包裹层10和DBR绝缘填充层11之间，DBR绝缘包裹层10、DBR绝缘填充层11和P-N互联电极12的顶面上均设置有DBR绝缘隔离层15，位于外侧的DBR绝缘填充层11上设置有DBR侧壁绝缘包裹层16，相邻的DBR绝缘包裹层10与DBR侧壁绝缘包裹层16之间设置有P型金属反射电极腐蚀窗口14，在DBR背面实现单元芯片互联，既可以增强芯片出光的反射同时可以避免目前芯片中电极深槽互联的稳定性以及电极散热的困难，提高了产品良率，在DBR背面实现单元芯片互联，既可以增强芯片出光的反射同时可以避免目前芯片中电极深槽互联的稳定性以及电极散热的困难，提高了产品良率，同时DBR反射结构与反射电极、互联电极以及外围包裹焊盘电极相结合的设计可以最大程度的将芯片出光反射出去，大幅提高出光效率，有效提高了封装良率。
实施例1
制造如上述的一种倒装高压LED芯片的方法，包括如下步骤：
(1)对衬底进行处理
将生长氮化镓的外延片衬底背面进行减薄、研磨和CMP抛光处理，使其厚度从430μm减到180μm，表面平整度(TTV)≤50μm，翘曲度(BOW)≤50μm，平均粗糙度Sa≤0.2nm；
(2)对外延层进行清洗
将制作芯片的晶圆淡氮化镓外延片进行酸洗，用王水(HCl：HNO3＝3:1)冲温腐蚀30分钟，主要清洗去除晶圆表面的金属污染物；然后通过浓H2SO4：H2O2＝1:4常温清洗5分钟，主要去除表面有机物污染；再用HF：H2O(DI，超纯水)＝1:1进行晶圆表面去氧化层处理，最后用去离子水冲洗甩干；
(3)P型氮化镓表面粗化
将晶圆置于高温熔融的NaOH或KOH中腐蚀10分钟，再用去离子水冲洗，烘干后获得表面绒状粗化结构，对P型氮化镓表面蒸镀金属反射电极层；
蒸镀金属反射电极层采用电子束蒸镀或磁控溅射技术生长反射电极Ni/Ag或Ni/Ag/Al或Ni/石墨烯/Ag或Ni/Ru/Al中的一种，接触层金属Ni层厚度控制在1～5nm之间，反射层金属Ag、Al控制在200～1000nm厚度，并对镀好的电极进行氧气分为500℃～600℃的退火处理，通过磁控溅射技术将TiO2和SiO2-或SiN材料交替生长，层叠周期至少大于5对布拉格DBR反射结构层，对于主波长在365～375nm的氮化镓基蓝光芯片，控制布拉格层SiO2的厚度为780±5埃，TiO2的厚度为430±5埃。
(4)N型氮化镓台面蚀刻及相邻芯片单元沟道深刻蚀隔离槽制备
a、首先进行均胶、坚膜、曝光、显影处理，然后进行图案化N型台面和深刻蚀隔离槽，N型氮化镓台面刻蚀采用ICP等离子体干法蚀刻，制程气体为C12和BC13，气体体积比为80％和20％，根据蚀刻槽的深宽比要求调整气体流量比例，蚀刻功率RF射频电源上电极功率为600W，下电极功率为100W，持续时间20分钟，蚀刻深度为1.2～1.4μm；
b、在N型台面蚀刻完毕后对深刻蚀隔离槽进行第二次蚀刻，采用干法刻蚀、湿法刻蚀以及激光烧蚀相结合的蚀刻方法，用SiO2或SiN与光刻胶结合做掩模，进行干法蚀刻氮化镓层以及衬底表面缓冲层，蚀刻深度为6～8μm，载气C12和BC13，体积比为90％和10％，蚀刻功率上电极为1200W，下电极为600W，持续时间为40分钟，蚀刻深度为4～5μm；
c、湿法刻蚀与激光烧蚀用于芯片切割道深刻蚀隔离槽以及芯片背面蓝宝石衬底出光面蚀刻图案化出光结构中，曝光、显影在衬底背面做出芯片结构单元区，保留切割道，并用激光切割技术在芯片单元区交错划刻出菱形或三角形图案，然后通过湿法刻蚀做出图案化出光区；
(5)光刻胶掩膜曝光图案化
通过光刻胶预留单元串联芯片间N区到相邻芯片P区的互联电极窗口，将第一芯片P型区域反射电极表面与包裹焊盘电极进行窗口互联；
(6)在金属互联电极与外围包裹焊盘电极之间添加绝缘层
a、在金属互联电极与外围包裹焊盘电极之间采用PECVD的方法生长SiO2绝缘层，绝缘层厚度为200～500nm，制程气体为SiN4和N2O，生长温度为200℃，生长速率为0.8埃/秒，并根据需要位置在绝缘层上为P型、N型外围包裹焊盘电极互联开窗口，经过光刻胶图案化，坚膜、曝光、显影后用BOE(NH4F(40％)：HF(49％)＝6:1)腐蚀液对窗口进行腐蚀；
b、在P型，N型外围包裹焊盘电极的T型绝缘层之间采用PECVD的方法生长SiO2绝缘层，绝缘层的厚度为50～200nm，制程气体为SiN4和N2O，生长温度为200℃，生长速率为0.8埃/秒；
外围包裹焊盘电极采用Cr/Al/Au或Cr/Ag/Au，Cr层厚度控制在5～20nm，镀率控制在0.5～1埃/秒，Al或Ag层厚度控制在300～1000nm，镀率控制在1～3埃/秒，Au层厚度控制在50～200nm，制程真空度为2.0×10-6Torr。
(8)获取高压芯片单元
后续工序采用激光划片、裂片、扩晶、倒膜获得分离的高压芯片单元。
实施例2
制造如上述的一种倒装高压LED芯片的方法，包括如下步骤：
(1)对衬底进行处理
将生长氮化镓的外延片衬底背面进行减薄、研磨和CMP抛光处理，使其厚度从430μm减到180μm，表面平整度(TTV)≤50μm，翘曲度(BOW)≤50μm，平均粗糙度Sa≤0.2nm；
(2)对外延层进行清洗
将制作芯片的晶圆淡氮化镓外延片进行酸洗，用王水(HCl：HNO3＝3:1)冲温腐蚀30分钟，主要清洗去除晶圆表面的金属污染物；然后通过浓H2SO4：H2O2＝1:4常温清洗5分钟，主要去除表面有机物污染；再用HF：H2O(DI，超纯水)＝1:1进行晶圆表面去氧化层处理，最后用去离子水冲洗甩干；
(3)P型氮化镓表面粗化
将晶圆置于高温熔融的NaOH或KOH中腐蚀10分钟，再用去离子水冲洗，烘干后获得表面绒状粗化结构，对P型氮化镓表面蒸镀金属反射电极层；
蒸镀金属反射电极层采用电子束蒸镀或磁控溅射技术生长反射电极Ni/Ag或Ni/Ag/Al或Ni/石墨烯/Ag或Ni/Ru/Al中的一种，接触层金属Ni层厚度控制在1～5nm之间，反射层金属Ag、Al控制在200～1000nm厚度，并对镀好的电极进行氧气分为500℃～600℃的退火处理，通过电子束蒸镀技术将相邻单元芯片互联电极从第一芯片的N芯片台面通过深刻蚀沟槽上面的布拉格DBE绝缘隔离层上方跨越，与相邻第二芯片P型层上面的反射电极相连接，互联电极采用Cr/Al或Ti/Al，Cr层厚度控制在5～20nm，镀率控制在0.5～1埃/秒，Al层厚度控制在300～1000nm，镀率控制在1～3埃/秒，制程真空度为2.0×10-6Torr。
(4)N型氮化镓台面蚀刻及相邻芯片单元沟道深刻蚀隔离槽制备
a、首先进行均胶、坚膜、曝光、显影处理，然后进行图案化N型台面和深刻蚀隔离槽，N型氮化镓台面刻蚀采用ICP等离子体干法蚀刻，制程气体为C12和BC13，气体体积比为80％和20％，根据蚀刻槽的深宽比要求调整气体流量比例，蚀刻功率RF射频电源上电极功率为600W，下电极功率为100W，持续时间20分钟，蚀刻深度为1.2～1.4μm；
b、在N型台面蚀刻完毕后对深刻蚀隔离槽进行第二次蚀刻，先采用紫外激光技术或隐性切割技术，采用紫外激光技术或隐性切割技术对隔离槽从表面到衬底界面聚焦深度切割，然后通过干法刻蚀或湿法刻蚀技术进行蚀刻，干法刻蚀、湿法刻蚀以及激光烧蚀相结合的蚀刻方法，用SiO2或SiN与光刻胶结合做掩模，进行干法蚀刻氮化镓层以及衬底表面缓冲层，蚀刻深度为6～8μm，载气C12和BC13，体积比为90％和10％，蚀刻功率上电极为1200W，下电极为600W，持续时间为40分钟，蚀刻深度为4～5μm；
c、湿法刻蚀与激光烧蚀用于芯片切割道深刻蚀隔离槽以及芯片背面蓝宝石衬底出光面蚀刻图案化出光结构中，曝光、显影在衬底背面做出芯片结构单元区，保留切割道，并用激光切割技术在芯片单元区交错划刻出菱形或三角形图案，然后通过湿法刻蚀做出图案化出光区；
(5)光刻胶掩膜曝光图案化
通过光刻胶预留单元串联芯片间N区到相邻芯片P区的互联电极窗口，将第一芯片P型区域反射电极表面与包裹焊盘电极进行窗口互联；
(6)在金属互联电极与外围包裹焊盘电极之间添加绝缘层
a、在金属互联电极与外围包裹焊盘电极之间采用PECVD的方法生长SiO2绝缘层，绝缘层厚度为200～500nm，制程气体为SiN4和N2O，生长温度为200℃，生长速率为0.8埃/秒，并根据需要位置在绝缘层上为P型、N型外围包裹焊盘电极互联开窗口，经过光刻胶图案化，坚膜、曝光、显影后用BOE(NH4F(40％)：HF(49％)＝6:1)腐蚀液对窗口进行腐蚀；
b、在P型，N型外围包裹焊盘电极的T型绝缘层之间采用PECVD的方法生长SiO2绝缘层，绝缘层的厚度为50～200nm，制程气体为SiN4和N2O，生长温度为200℃，生长速率为0.8埃/秒；
外围包裹焊盘电极采用Cr/Al/Au或Cr/Ag/Au，Cr层厚度控制在5～20nm，镀率控制在0.5～1埃/秒，Al或Ag层厚度控制在300～1000nm，镀率控制在1～3埃/秒，Au层厚度控制在50～200nm，制程真空度为2.0×10-6Torr。
(7)获取高压芯片单元
后续工序采用激光划片、裂片、扩晶、倒膜获得分离的高压芯片单元。
以上仅为本发明的具体实施例，但本发明的技术特征并不局限于此。任何以本发明为基础，为实现基本相同的技术效果，所作出地简单变化、等同替换或者修饰等，皆涵盖于本发明的保护范围之中。

Claims (10)

1.一种倒装高压LED芯片，包括衬底和外延层，所述衬底位于所述外延层的下方，所述外延层包括P型氮化镓层、量子阱区和N型氮化镓层，所述量子阱区位于所述P型氮化镓层和所述N型氮化镓层之间，其特征在于：所述外延层上设置有彼此独立的单元芯片，每个所述单元芯片形成图案化的P型氮化镓平台和N型氮化镓平台，所述单元芯片之间通过深刻蚀隔离槽分开，所述单元芯片的外侧面上设置有切割道侧壁区，两组以上所述单元芯片构成一个高压芯片单元，所述高压芯片单元的外围通过深刻蚀V型隔离槽分开，所述P型氮化镓平台和所述N型氮化镓平台均采用金属电极互联，所述金属电极包括覆盖于所述P型氮化镓平台表面的P型金属反射电极、所述单元芯片之间的P-N互联电极、N型金属电极以及用于倒装封装的焊盘电极，所述P型氮化镓平台到所述N型氮化镓平台的侧壁以及所述单元芯片互联的深槽区均采用DBR结构连接，所述DBR结构包括DBR绝缘包裹层、DBR绝缘填充层、DBR绝缘隔离层和DBR侧壁绝缘包裹层，所述DBR绝缘包裹层和所述DBR绝缘填充层包裹在所述单元芯片的外侧，所述P-N互联电极位于相邻的两个所述DBR绝缘包裹层和所述DBR绝缘填充层之间，所述DBR绝缘包裹层、所述DBR绝缘填充层和所述P-N互联电极的顶面上均设置有所述DBR绝缘隔离层，位于外侧的所述DBR绝缘填充层上设置有所述DBR侧壁绝缘包裹层，相邻的所述DBR绝缘包裹层与所述DBR侧壁绝缘包裹层之间设置有P型金属反射电极腐蚀窗口。
2.根据权利要求1所述的一种倒装高压LED芯片，其特征在于：所述衬底的材料为AL2O3、SiC、Si或金属。
3.根据权利要求1所述的一种倒装高压LED芯片，其特征在于：所述衬底的背面设置有图案化结构。
4.根据权利要求1所述的一种倒装高压LED芯片，其特征在于：所述焊盘电极包括P型焊盘电极包裹层、N型焊盘电极包裹层、T型SiO2绝缘层和侧壁SiO2绝缘包裹层，所述P型焊盘电极包裹层和所述N型焊盘电极包裹层分布在所述T型SiO2绝缘层的两侧，所述侧壁SiO2绝缘包裹层包裹在所述P型焊盘电极包裹层和所述N型焊盘电极包裹层的外侧。
5.制造如权利要求1所述的一种倒装高压LED芯片的方法，其特征在于包括如下步骤：
(1)对衬底进行处理
将生长氮化镓的外延片衬底背面进行减薄、研磨和CMP抛光处理，使其厚度从430μm减到180μm，表面平整度(TTV)≤50μm，翘曲度(BOW)≤50μm，平均粗糙度Sa≤0.2nm；
(2)对外延层进行清洗
将制作芯片的晶圆淡氮化镓外延片进行酸洗，用王水(HCl：HNO3＝3:1)冲温腐蚀30分钟，然后通过浓H2SO4：H2O2＝1:4常温清洗5分钟，再用HF：H2O(DI，超纯水)＝1:1进行晶圆表面去氧化层处理，最后用去离子水冲洗甩干；
(3)P型氮化镓表面粗化
将晶圆置于熔融的NaOH或KOH中腐蚀10分钟，再用去离子水冲洗，烘干后获得表面绒状粗化结构，对P型氮化镓表面蒸镀金属反射电极层；
(4)N型氮化镓台面蚀刻及相邻芯片单元沟道深刻蚀隔离槽制备
a、首先进行均胶、坚膜、曝光、显影处理，然后进行图案化N型台面和深刻蚀隔离槽，N型氮化镓台面刻蚀采用ICP等离子体干法蚀刻，制程气体为C12和BC13，气体体积比为80％和20％，根据蚀刻槽的深宽比要求调整气体流量比例，蚀刻功率RF射频电源上电极功率为600W，下电极功率为100W，持续时间20分钟，蚀刻深度为1.2～1.4μm；
b、在N型台面蚀刻完毕后对深刻蚀隔离槽进行第二次蚀刻，采用干法刻蚀、湿法刻蚀以及激光烧蚀相结合的蚀刻方法，用SiO2或SiN与光刻胶结合做掩模，进行干法蚀刻氮化镓层以及衬底表面缓冲层，蚀刻深度为6～8μm，载气C12和BC13，体积比为90％和10％，蚀刻功率上电极为1200W，下电极为600W，持续时间为40分钟，蚀刻深度为4～5μm；
c、所述湿法刻蚀与所述激光烧蚀用于芯片切割道深刻蚀隔离槽以及芯片背面蓝宝石衬底出光面蚀刻图案化出光结构中，曝光、显影在衬底背面做出芯片结构单元区，保留切割道，并用激光切割技术在芯片单元区交错划刻出菱形或三角形图案，然后通过湿法刻蚀做出图案化出光区；
(5)光刻胶掩膜曝光图案化
通过光刻胶预留单元串联芯片间N区到相邻芯片P区的互联电极窗口，将第一芯片P型区域反射电极表面与包裹焊盘电极进行窗口互联；
(6)在金属互联电极与外围包裹焊盘电极之间添加绝缘层
a、在金属互联电极与外围包裹焊盘电极之间采用PECVD的方法生长SiO2绝缘层，绝缘层厚度为200～500nm，制程气体为SiN4和N2O，生长温度为200℃，生长速率为0.8埃/秒，并根据需要位置在绝缘层上为P型、N型外围包裹焊盘电极互联开窗口，经过光刻胶图案化，坚膜、曝光、显影后用BOE(NH4F(40％)：HF(49％)＝6:1)腐蚀液对窗口进行腐蚀；
b、在P型，N型外围包裹焊盘电极的T型绝缘层之间采用PECVD的方法生长SiO2绝缘层，绝缘层的厚度为50～200nm，制程气体为SiN4和N2O，生长温度为200℃，生长速率为0.8埃/秒；
(7)获取高压芯片单元
后续工序采用激光划片、裂片、扩晶、倒膜获得分离的高压芯片单元。
6.根据权利要求5所述的一种倒装高压LED芯片的制备方法，其特征在于：步骤(3)中的所述蒸镀金属反射电极层采用电子束蒸镀或磁控溅射技术生长反射电极Ni/Ag或Ni/Ag/Al或Ni/石墨烯/Ag或Ni/Ru/Al中的一种，接触层金属Ni层厚度控制在1～5nm之间，反射层金属Ag、Al控制在200～1000nm厚度，并对镀好的电极进行氧气分为500℃～600℃的退火处理。
7.根据权利要求6所述的一种倒装高压LED芯片的制备方法，其特征在于：通过所述磁控溅射技术将TiO2和SiO2或SiN材料交替生长，层叠周期至少大于5对布拉格DBR反射结构层，对于主波长在365～375nm的氮化镓基蓝光芯片，控制布拉格层SiO2的厚度为780±5埃，TiO2的厚度为430±5埃。
8.根据权利要求6所述的一种倒装高压LED芯片的制备方法，其特征在于：通过所述电子束蒸镀技术将相邻单元芯片互联电极从第一芯片的N芯片台面通过深刻蚀沟槽上面的布拉格DBE绝缘隔离层上方跨越，与相邻第二芯片P型层上面的反射电极相连接，所述互联电极采用Cr/Al或Ti/Al，Cr层厚度控制在5～20nm，镀率控制在0.5～1埃/秒，Al层厚度控制在300～1000nm，镀率控制在1～3埃/秒，制程真空度为2.0×10-6Torr。
9.根据权利要求5所述的一种倒装高压LED芯片的制备方法，其特征在于：步骤(4)中的所述蚀刻方法还包括紫外激光技术或隐性切割技术，采用所述紫外激光技术或所述隐性切割技术对隔离槽从表面到衬底界面聚焦深度切割，然后通过干法刻蚀或湿法刻蚀技术进行蚀刻。
10.根据权利要求5所述的一种倒装高压LED芯片的制备方法，其特征在于：步骤(6)中的所述外围包裹焊盘电极采用Cr/Al/Au或Cr/Ag/Au，Cr层厚度控制在5～20nm，镀率控制在0.5～1埃/秒，Al或Ag层厚度控制在300～1000nm，镀率控制在1～3埃/秒，Au层厚度控制在50～200nm，制程真空度为2.0×10-6Torr。
CN201510975827.9A 2015-12-22 2015-12-22 一种倒装高压led芯片电极及芯片制造方法 Active CN105449084B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510975827.9A CN105449084B (zh) 2015-12-22 2015-12-22 一种倒装高压led芯片电极及芯片制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510975827.9A CN105449084B (zh) 2015-12-22 2015-12-22 一种倒装高压led芯片电极及芯片制造方法

Publications (2)

Publication Number Publication Date
CN105449084A true CN105449084A (zh) 2016-03-30
CN105449084B CN105449084B (zh) 2018-06-29

Family

ID=55559057

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510975827.9A Active CN105449084B (zh) 2015-12-22 2015-12-22 一种倒装高压led芯片电极及芯片制造方法

Country Status (1)

Country Link
CN (1) CN105449084B (zh)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105810797A (zh) * 2016-05-16 2016-07-27 苏州爱彼光电材料有限公司 一种用于灯丝灯的led灯丝及其制备方法
CN106159056A (zh) * 2016-09-18 2016-11-23 佛山市国星半导体技术有限公司 一种倒装高压芯片及其制作方法
CN107068828A (zh) * 2017-05-02 2017-08-18 聚灿光电科技股份有限公司 Led芯片及其制备方法
CN108288666A (zh) * 2018-01-26 2018-07-17 扬州乾照光电有限公司 一种自带散热结构的发光二极管及电子设备
CN108713264A (zh) * 2016-05-09 2018-10-26 国际商业机器公司 集成电光模块装配件
CN109326686A (zh) * 2018-09-12 2019-02-12 聚灿光电科技（宿迁）有限公司 一种倒装发光二极管芯片的制作方法
CN109742210A (zh) * 2018-12-28 2019-05-10 中山大学 一种紫外led芯片及其制备方法
CN109742212A (zh) * 2018-12-21 2019-05-10 华中科技大学鄂州工业技术研究院 一种led封装结构与封装方法
CN109860365A (zh) * 2019-02-11 2019-06-07 厦门乾照光电股份有限公司 一种凹电极式的倒装芯片结构及制作方法
CN111106058A (zh) * 2019-12-26 2020-05-05 晶能光电（江西）有限公司 高压led芯片及其制备方法
CN112786753A (zh) * 2019-11-11 2021-05-11 厦门市三安光电科技有限公司 一种led芯片及制作方法
CN115020547A (zh) * 2022-07-12 2022-09-06 中国电子科技集团公司第十八研究所 一种激光光伏器件的成型工艺
CN115172565A (zh) * 2022-07-12 2022-10-11 厦门大学 一种倒装深紫外发光二极管芯片
CN116190204A (zh) * 2022-12-08 2023-05-30 苏州龙驰半导体科技有限公司 防止器件高压击穿的晶圆结构、其制作方法与应用

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090087374A (ko) * 2008-02-12 2009-08-17 엘지전자 주식회사 발광 다이오드 및 이를 이용한 패키지
CN103500790A (zh) * 2013-10-08 2014-01-08 杭州士兰明芯科技有限公司 一种倒装高压led芯片的结构及其制造方法
CN104300069A (zh) * 2014-08-25 2015-01-21 大连德豪光电科技有限公司 高压led芯片及其制备方法
CN204216092U (zh) * 2014-11-28 2015-03-18 杭州士兰明芯科技有限公司 一种倒装led芯片
CN104810440A (zh) * 2015-05-12 2015-07-29 杭州士兰明芯科技有限公司 一种倒装led芯片及其制作方法
CN205211787U (zh) * 2015-12-22 2016-05-04 浙江师范大学 一种倒装高压led芯片

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090087374A (ko) * 2008-02-12 2009-08-17 엘지전자 주식회사 발광 다이오드 및 이를 이용한 패키지
CN103500790A (zh) * 2013-10-08 2014-01-08 杭州士兰明芯科技有限公司 一种倒装高压led芯片的结构及其制造方法
CN104300069A (zh) * 2014-08-25 2015-01-21 大连德豪光电科技有限公司 高压led芯片及其制备方法
CN204216092U (zh) * 2014-11-28 2015-03-18 杭州士兰明芯科技有限公司 一种倒装led芯片
CN104810440A (zh) * 2015-05-12 2015-07-29 杭州士兰明芯科技有限公司 一种倒装led芯片及其制作方法
CN205211787U (zh) * 2015-12-22 2016-05-04 浙江师范大学 一种倒装高压led芯片

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108713264B (zh) * 2016-05-09 2022-10-28 国际商业机器公司 集成电光模块装配件
CN108713264A (zh) * 2016-05-09 2018-10-26 国际商业机器公司 集成电光模块装配件
CN105810797A (zh) * 2016-05-16 2016-07-27 苏州爱彼光电材料有限公司 一种用于灯丝灯的led灯丝及其制备方法
CN106159056A (zh) * 2016-09-18 2016-11-23 佛山市国星半导体技术有限公司 一种倒装高压芯片及其制作方法
CN107068828A (zh) * 2017-05-02 2017-08-18 聚灿光电科技股份有限公司 Led芯片及其制备方法
CN108288666A (zh) * 2018-01-26 2018-07-17 扬州乾照光电有限公司 一种自带散热结构的发光二极管及电子设备
CN109326686A (zh) * 2018-09-12 2019-02-12 聚灿光电科技（宿迁）有限公司 一种倒装发光二极管芯片的制作方法
CN109742212A (zh) * 2018-12-21 2019-05-10 华中科技大学鄂州工业技术研究院 一种led封装结构与封装方法
CN109742210A (zh) * 2018-12-28 2019-05-10 中山大学 一种紫外led芯片及其制备方法
CN109860365A (zh) * 2019-02-11 2019-06-07 厦门乾照光电股份有限公司 一种凹电极式的倒装芯片结构及制作方法
CN112786753A (zh) * 2019-11-11 2021-05-11 厦门市三安光电科技有限公司 一种led芯片及制作方法
CN111106058A (zh) * 2019-12-26 2020-05-05 晶能光电（江西）有限公司 高压led芯片及其制备方法
CN115020547A (zh) * 2022-07-12 2022-09-06 中国电子科技集团公司第十八研究所 一种激光光伏器件的成型工艺
CN115172565A (zh) * 2022-07-12 2022-10-11 厦门大学 一种倒装深紫外发光二极管芯片
CN116190204A (zh) * 2022-12-08 2023-05-30 苏州龙驰半导体科技有限公司 防止器件高压击穿的晶圆结构、其制作方法与应用
CN116190204B (zh) * 2022-12-08 2023-10-03 苏州龙驰半导体科技有限公司 防止器件高压击穿的晶圆结构、其制作方法与应用

Also Published As

Publication number Publication date
CN105449084B (zh) 2018-06-29

Similar Documents

Publication Publication Date Title
CN105449084A (zh) 一种倒装高压led芯片电极及芯片制造方法
CN101604717B (zh) 一种垂直GaN基LED芯片及其制作方法
TWI459585B (zh) 發光裝置、包含其之封裝和系統及其製造方法
CN104170100A (zh) 发光二极管及其制造方法
KR100613272B1 (ko) 수직형 전극 구조를 가지는 발광 다이오드 및 그 제조 방법
US20130214297A1 (en) High voltage light emitting diode chip and its manufacturing method
CN107195743B (zh) 一种紫外led倒装芯片
KR20130102341A (ko) 개선된 광 추출 효율을 갖는 발광 다이오드 및 그것을 제조하는 방법
KR20110049799A (ko) 양면 패시베이션을 갖는 반도체 발광 디바이스 제작 방법
CN102509731A (zh) 交流式垂直发光元件及其制作方法
CN106981550B (zh) 一种易封装易散热倒装高压led芯片
CN102683531B (zh) 一种覆晶式半导体发光器件结构与其制造方法
JP2010219310A (ja) 光デバイスおよび光デバイス構造
CN107437542A (zh) 一种紫外led芯片及其制备方法
CN205211787U (zh) 一种倒装高压led芯片
TWI623115B (zh) 具粗化表面之薄膜式覆晶發光二極體及其製造方法
KR20050089120A (ko) 발광 다이오드 및 그 제조 방법
CN110098295B (zh) 一种具有导电DBR的GaN基LED的制备方法
CN102637783A (zh) 一种垂直结构白光发光二极管及其制造方法
KR101428066B1 (ko) 수직구조 그룹 3족 질화물계 반도체 발광다이오드 소자 및이의 제조 방법
CN107623061A (zh) 一种抑制薄膜led芯片光反射金属层球聚的方法
CN105047769B (zh) 一种利用湿法蚀刻进行衬底剥离的发光二极管制备方法
KR101480551B1 (ko) 수직구조 그룹 3족 질화물계 반도체 발광다이오드 소자 및이의 제조 방법
CN103066179A (zh) 蓝宝石衬底可自剥离的氮化镓薄膜制备用外延结构及方法
KR101171326B1 (ko) 발광 소자 및 이의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant