CN105448761B - 半导体工艺涨缩值的测试方法及装置 - Google Patents

Abstract

本发明实施例提供一种半导体工艺涨缩值的测试方法及装置。该方法包括：获取方块电阻的阻值、接触孔电阻的阻值和条形电阻两端电压与电流比值；依据所述方块电阻的阻值、所述接触孔电阻的阻值、所述条形电阻的设计宽度、所述条形电阻的设计长度，以及所述条形电阻两端电压与电流比值获得所述条形电阻的宽度的工艺涨缩值。本发明实施例通过测试获得方块电阻的阻值、接触孔电阻的阻值和条形电阻两端电压与电流比值，同时通过条形电阻的设计宽度和条形电阻的设计长度，依据电路原理计算获得条形电阻的宽度的工艺涨缩值，即采用电参数测试方法，不需要破坏性测试，便可准确计算出半导体工艺流程中各层图形复制工艺的涨缩值。

Description

半导体工艺涨缩值的测试方法及装置

技术领域

本发明实施例涉及半导体技术，尤其涉及一种半导体工艺涨缩值的测试方法及装置。

背景技术

半导工艺是采取光刻、刻蚀、离子注入、扩散、薄膜等工艺步骤，将掩模版上的图形依照光刻层次的序列一一复制到半导体晶圆上的制造过程。复制到晶圆上的这些图形，经刻蚀、离子注入、扩散等工艺步骤，形成具有电阻特性的导体结构或介质特性的绝缘体结构，这些导体结构、绝缘体结构即组成半导体器件的最基本单元。

在实践工艺中，掩模版上设计尺寸为w(单位：微米)的图形，复制到晶圆上并非刚好等于w(单位：微米)，这就是常说的工艺涨缩。半导体工艺中的每一层图形复制工艺，都会存在一定量的工艺涨缩，比如，在掩模版上设计宽度为1.0微米的多晶硅，经工艺加工复制到晶圆上的尺寸有可能为1.05微米，也即工艺涨缩值为+0.05微米。准确测试每一层图形复制工艺的工艺涨缩值，对于监控工艺过程的质量稳定性具有意义。

现有技术通常采取解剖、测量半导体器件剖面结构的尺寸，从而测算出其工艺涨缩值，这种通过物理测量的方法在测试过程中存在一定的误差，导致测量的准确度比较低。

发明内容

本发明实施例提供一种半导体工艺涨缩值的测试方法及装置，以提高测量工艺涨缩值的准确度。

本发明实施例的一个方面是提供一种半导体工艺涨缩值的测试方法，包括：

获取方块电阻的阻值、接触孔电阻的阻值和条形电阻两端电压与电流比值，所述方块电阻、所述接触孔电阻与所述条形电阻在晶圆的同一图层中；

依据所述方块电阻的阻值、所述接触孔电阻的阻值、所述条形电阻的设计宽度、所述条形电阻的设计长度，以及所述条形电阻两端电压与电流比值获得所述条形电阻的宽度的工艺涨缩值。

本发明实施例的另一个方面是提供一种半导体工艺涨缩值的测试装置，包括：

测试模块，用于获取方块电阻的阻值、接触孔电阻的阻值和条形电阻两端电压与电流比值，所述方块电阻、所述接触孔电阻与所述条形电阻在晶圆的同一图层中；

计算模块，用于依据所述方块电阻的阻值、所述接触孔电阻的阻值、所述条形电阻的设计宽度、所述条形电阻的设计长度，以及所述条形电阻两端电压与电流比值获得所述条形电阻的宽度的工艺涨缩值。

本发明实施例提供的半导体工艺涨缩值的测试方法及装置，通过测试获得方块电阻的阻值、接触孔电阻的阻值和条形电阻两端电压与电流比值，同时通过条形电阻的设计宽度和条形电阻的设计长度，依据电路原理计算获得条形电阻的宽度的工艺涨缩值，即采用电参数测试方法，不需要破坏性测试，便可准确计算出半导体工艺流程中各层图形复制工艺的涨缩值。

附图说明

图1为本发明实施例提供的半导体工艺涨缩值的测试方法流程图；

图2A为本发明另一实施例提供的半导体工艺涨缩值的测试方法适用的方块电阻测试电路图；

图2B为本发明另一实施例提供的半导体工艺涨缩值的测试方法适用的接触孔电阻测试电路图；

图2C为本发明另一实施例提供的半导体工艺涨缩值的测试方法适用的条形电阻测试电路图；

图3为本发明另一实施例提供的半导体工艺涨缩值的测试方法适用的条形电阻测试电路图；

图4为本发明实施例提供的半导体工艺涨缩值的测试装置结构图。

具体实施方式

图1为本发明实施例提供的半导体工艺涨缩值的测试方法流程图。本发明实施例以多晶硅图形复制工艺为例，测试多晶硅条形电阻的宽度的工艺涨缩值，具体方法步骤如下：

步骤S101、获取方块电阻的阻值、接触孔电阻的阻值和条形电阻两端电压与电流比值，所述方块电阻、所述接触孔电阻与所述条形电阻在晶圆的同一图层中；

本发明实施例选择同材质的方块电阻、接触孔电阻和条形电阻，具体可以同为多晶硅电阻，且条形电阻、方块电阻和接触孔电阻在晶圆的同一图层中，先测试获得方块电阻的阻值、接触孔电阻的阻值和条形电阻两端电压与电流比值。

步骤S102、依据所述方块电阻的阻值、所述接触孔电阻的阻值、所述条形电阻的设计宽度、所述条形电阻的设计长度，以及所述条形电阻两端电压与电流比值获得所述条形电阻的宽度的工艺涨缩值。

依据步骤S101测试获得的方块电阻的阻值、接触孔电阻的阻值和条形电阻两端电压与电流比值，以及条形电阻的设计宽度和条形电阻的设计长度，依据电路原理计算获得条形电阻的宽度的工艺涨缩值。

本发明实施例通过测试获得方块电阻的阻值、接触孔电阻的阻值和条形电阻两端电压与电流比值，同时通过条形电阻的设计宽度和条形电阻的设计长度，依据电路原理计算获得条形电阻的宽度的工艺涨缩值，即采用电参数测试方法，不需要破坏性测试，便可准确计算出半导体工艺流程中各层图形复制工艺的涨缩值。

图2A为本发明另一实施例提供的半导体工艺涨缩值的测试方法适用的方块电阻测试电路图；图2B为本发明另一实施例提供的半导体工艺涨缩值的测试方法适用的接触孔电阻测试电路图；图2C为本发明另一实施例提供的半导体工艺涨缩值的测试方法适用的条形电阻测试电路图。在上述实施例的基础上，所述方块电阻的四个顶角或四个边的各中心分别与第一导线相连，所述接触孔电阻的两端分别与第二导线相连，所述接触孔电阻的拐点同时与两条第三导线相连，所述条形电阻的两端分别与第四导线相连，所述获取方块电阻的阻值、接触孔电阻的阻值和条形电阻两端电压与电流比值包括：向所述第一导线中相邻的两条第一导线加第一电流I1，测试所述第一导线中其它两条第一导线之间的第一电压V1；依据所述第一电流I1和所述第一电压V1获得所述方块电阻的阻值为向任一所述第二导线和所述第二导线相邻的第三导线加第二电流I2，测试另一所述第二导线和另一所述第三导线之间的第二电压V2；依据所述第二电流I2和所述第二电压V2获得所述接触孔电阻的阻值为向所述第四导线加第三电流I3，测试两条所述第四导线之间的第三电压V3；依据所述第三电流I3和所述第三电压V3获得所述条形电阻两端电压与电流比值

所述方块电阻的四个顶角或四个边的各中心分别通过接触孔与第一导线相连，所述接触孔电阻的两端分别通过所述接触孔与第二导线相连，所述接触孔电阻的拐点通过所述接触孔同时与两条第三导线相连，所述条形电阻的两端分别通过所述接触孔与第三导线相连。

如图2A所示，方块电阻测试电路包括正方形多晶硅即方块电阻，正方形多晶硅的四个顶角或四个边的各中心分别与第一导线相连，本发明实施例具体采用四个边的各中心分别与导线1、导线2、导线3和导线4相连，且正方形多晶硅与4条导线之间分别通过接触孔电连接，由于此处接触孔的面积远小于正方形多晶硅的面积，所以没有显示出接触孔。向所述第一导线中相邻的两条第一导线如导线1和导线2加第一电流I1，测试所述第一导线中其它两条第一导线如导线3和导线4之间的第一电压V1；也可以向导线3和导线4加第一电流I1，测试导线1和导线2之间的第一电压V1；也可以向导线1和导线4加第一电流I1，测试导线2和导线3之间的第一电压V1；还可以向导线2和导线3加第一电流I1，测试导线1和导线4之间的第一电压V1。依据所述第一电流I1和所述第一电压V1获得方块电阻的阻值

如图2B所示,接触孔电阻测试电路包括L形(折尺形)多晶硅，L形多晶硅的两端分别与第二导线相连，L形多晶硅的拐点同时与两条第三导线相连，本发明实施例具体采用L形多晶硅的两端分别与导线5和导线6相连，L形多晶硅的拐点同时与导线7和导线8相连，优选的，导线7的一端和导线8的一端共同与拐点相连，导线7和导线8成90度夹角，且L形多晶硅的两端以及拐点分别通过接触孔与导线电连接。向导线5和导线7加第二电流I2，测试导线6和导线8之间的第二电压V2，或者向导线6和导线8加第二电流I2，测试导线5和导线7之间的第二电压V2；依据所述第二电流I2和所述第二电压V2获得接触孔电阻的阻值此处获得的接触孔电阻是本发明实施例提到的一个接触孔的电阻，且现有技术中通常采用如图2B所示L形多晶硅构成的电路来测试一个接触孔的电阻。

如图2C所示，条形电阻测试电路包括多晶硅条形电阻，多晶硅条形电阻的两端分别通过接触孔与第三导线相连，本发明实施例具体采用多晶硅条形电阻的两端分别通过接触孔与导线9和导线10电连接。向导线9和导线10加第三电流I3，测试导线9和导线10之间的第三电压V3，依据所述第三电流I3和所述第三电压V3获得多晶硅条形电阻两端电压与电流比值

本发明实施例方块电阻、接触孔电阻和条形电阻通过接触孔与导线连接，分别构成方块电阻测试电路、接触孔电阻测试电路和条形电阻测试电路，通过测量电参数能够方便获得方块电阻的阻值、接触孔电阻的阻值和条形电阻两端电压与电流比值。

图3为本发明另一实施例提供的半导体工艺涨缩值的测试方法适用的条形电阻测试电路图。在上述实施例的基础上，所述依据所述方块电阻的阻值、所述接触孔电阻的阻值、所述条形电阻的设计宽度、所述条形电阻的设计长度，以及所述条形电阻两端电压与电流比值获得所述条形电阻的宽度的工艺涨缩值包括：依据物理电路原理计算所述条形电阻的宽度的工艺涨缩值D，其中，L表示所述条形电阻的设计长度，W表示所述条形电阻的设计宽度。

本发明实施例中条形电阻并不局限于多晶硅条形电阻，还可以是其他材质的条形电阻。正方形多晶硅的尺寸(单边长)大于15微米，优选为40微米的正方形多晶硅；导线优选为电阻率较小的金属导线，金属导线的设计宽度大于3微米。

例如，条形电阻的W＝6微米，L＝90微米，通过测试获得R1＝4.532*V1/I1＝10欧姆，R2＝V2/I2＝1欧姆，V3/I3＝182欧姆，即则条形电阻的宽度的工艺涨缩值微米，即复制到晶圆上的多晶硅图形比原设计尺寸窄了1微米。

本发明实施例通过测试获得方块电阻的阻值、接触孔电阻的阻值和条形电阻两端电压与电流比值，同时通过条形电阻的设计宽度和条形电阻的设计长度，依据电路原理计算获得条形电阻的宽度的工艺涨缩值，即采用电参数测试方法，不需要破坏性测试，便可准确计算出半导体工艺流程中各层图形复制工艺的涨缩值。

图4为本发明实施例提供的半导体工艺涨缩值的测试装置结构图。本发明实施例提供的半导体工艺涨缩值的测试装置可以执行半导体工艺涨缩值的测试方法实施例提供的处理流程，如图4所示，半导体工艺涨缩值的测试装置40包括测试模块41和计算模块42，其中，测试模块41用于获取方块电阻的阻值、接触孔电阻的阻值和条形电阻两端电压与电流比值，所述方块电阻、所述接触孔电阻与所述条形电阻在晶圆的同一图层中；计算模块42用于依据所述方块电阻的阻值、所述接触孔电阻的阻值、所述条形电阻的设计宽度、所述条形电阻的设计长度，以及所述条形电阻两端电压与电流比值获得所述条形电阻的宽度的工艺涨缩值。

本发明实施例通过测试获得方块电阻的阻值、接触孔电阻的阻值和条形电阻两端电压与电流比值，同时通过条形电阻的设计宽度和条形电阻的设计长度，依据电路原理计算获得条形电阻的宽度的工艺涨缩值，即采用电参数测试方法，不需要破坏性测试，便可准确计算出半导体工艺流程中各层图形复制工艺的涨缩值。

在上述实施例的基础上，所述方块电阻的四个顶角或四个边的各中心分别与第一导线相连，所述接触孔电阻的两端分别与第二导线相连，所述接触孔电阻的拐点同时与两条第三导线相连，所述条形电阻的两端分别与第四导线相连；

测试模块41具体用于向所述第一导线中相邻的两条第一导线加第一电流I1，测试所述第一导线中其它两条第一导线之间的第一电压V1；向任一所述第二导线和所述第二导线相邻的第三导线加第二电流I2，测试另一所述第二导线和另一所述第三导线之间的第二电压V2；向所述第四导线加第三电流I3，测试两条所述第四导线之间的第三电压V3；

计算模块42具体用于依据所述第一电流I1和所述第一电压V1获得所述方块电阻的阻值为依据所述第二电流I2和所述第二电压V2获得所述接触孔电阻的阻值为依据所述第三电流I3和所述第三电压V3获得所述条形电阻两端电压与电流比值

所述方块电阻的四个顶角或四个边的各中心分别通过接触孔与第一导线相连，所述接触孔电阻的两端分别通过所述接触孔与第二导线相连，所述接触孔电阻的拐点通过所述接触孔同时与两条第三导线相连，所述条形电阻的两端分别通过所述接触孔与第四导线相连。

计算模块42具体用于依据物理电路原理计算所述条形电阻的宽度的工艺涨缩值D，其中，L表示所述条形电阻的设计长度，W表示所述条形电阻的设计宽度。

所述条形电阻、所述方块电阻和所述接触孔电阻在晶圆的同一图层中。

本发明实施例提供的半导体工艺涨缩值的测试装置可以具体用于执行上述图1所提供的方法实施例，具体功能此处不再赘述。

本发明实施例方块电阻、接触孔电阻和条形电阻通过接触孔与导线连接，分别构成方块电阻测试电路、接触孔电阻测试电路和条形电阻测试电路，通过测量电参数能够方便获得方块电阻的阻值、接触孔电阻的阻值和条形电阻两端电压与电流比值。

综上所述，方块电阻、接触孔电阻和条形电阻通过接触孔与导线连接，分别构成方块电阻测试电路、接触孔电阻测试电路和条形电阻测试电路，通过测量电参数能够方便获得方块电阻的阻值、接触孔电阻的阻值和条形电阻两端电压与电流比值；通过测试获得方块电阻的阻值、接触孔电阻的阻值和条形电阻两端电压与电流比值，同时通过条形电阻的设计宽度和条形电阻的设计长度，依据电路原理计算获得条形电阻的宽度的工艺涨缩值，即采用电参数测试方法，不需要破坏性测试，便可准确计算出半导体工艺流程中各层图形复制工艺的涨缩值。

在本发明所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(processor)执行本发明各个实施例所述方法的部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

本领域技术人员可以清楚地了解到，为描述的方便和简洁，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将装置的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。上述描述的装置的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (6)

1.一种半导体工艺涨缩值的测试方法，其特征在于，包括：

获取方块电阻的阻值、接触孔电阻的阻值和条形电阻两端电压与电流比值，所述方块电阻、所述接触孔电阻与所述条形电阻在晶圆的同一图层中；

依据所述方块电阻的阻值、所述接触孔电阻的阻值、所述条形电阻的设计宽度、所述条形电阻的设计长度，以及所述条形电阻两端电压与电流比值获得所述条形电阻的宽度的工艺涨缩值；

所述依据所述方块电阻的阻值、所述接触孔电阻的阻值、所述条形电阻的设计宽度、所述条形电阻的设计长度，以及所述条形电阻两端电压与电流比值获得所述条形电阻的宽度的工艺涨缩值包括：

依据物理电路原理计算所述条形电阻的宽度的工艺涨缩值D，其中，L表示所述条形电阻的设计长度，W表示所述条形电阻的设计宽度,表示所述方块电阻的阻值，表示所述接触孔电阻的阻值，表示所述条形电阻两端电压与电流比值。

2.根据权利要求1所述的方法，其特征在于，所述方块电阻的四个顶角或四个边的各中心分别与第一导线相连，所述接触孔电阻的两端分别与第二导线相连，所述接触孔电阻的拐点同时与两条第三导线相连，所述条形电阻的两端分别与第四导线相连，所述获取方块电阻的阻值、接触孔电阻的阻值和条形电阻两端电压与电流比值包括：

向所述第一导线中相邻的两条第一导线加第一电流I1，测试所述第一导线中其它两条第一导线之间的第一电压V1；

依据所述第一电流I1和所述第一电压V1获得所述方块电阻的阻值为

向任一所述第二导线和所述第二导线相邻的第三导线加第二电流I2，测试另一所述第二导线和另一所述第三导线之间的第二电压V2；

依据所述第二电流I2和所述第二电压V2获得所述接触孔电阻的阻值为

向所述第四导线加第三电流I3，测试两条所述第四导线之间的第三电压V3；

依据所述第三电流I3和所述第三电压V3获得所述条形电阻两端电压与电流比值

3.根据权利要求2所述的方法，其特征在于，所述方块电阻的四个顶角或四个边的各中心分别通过接触孔与第一导线相连，所述接触孔电阻的两端分别通过所述接触孔与第二导线相连，所述接触孔电阻的拐点通过所述接触孔同时与两条第三导线相连，所述条形电阻的两端分别通过所述接触孔与第四导线相连。

4.一种半导体工艺涨缩值的测试装置，其特征在于，包括：

测试模块，用于获取方块电阻的阻值、接触孔电阻的阻值和条形电阻两端电压与电流比值，所述方块电阻、所述接触孔电阻与所述条形电阻在晶圆的同一图层中；

计算模块，用于依据所述方块电阻的阻值、所述接触孔电阻的阻值、所述条形电阻的设计宽度、所述条形电阻的设计长度，以及所述条形电阻两端电压与电流比值获得所述条形电阻的宽度的工艺涨缩值；

所述计算模块具体用于依据物理电路原理计算所述条形电阻的宽度的工艺涨缩值D，其中，L表示所述条形电阻的设计长度，W表示所述条形电阻的设计宽度，表示所述方块电阻的阻值，表示所述接触孔电阻的阻值，表示所述条形电阻两端电压与电流比值。

5.根据权利要求4所述的半导体工艺涨缩值的测试装置，其特征在于，所述方块电阻的四个顶角或四个边的各中心分别与第一导线相连，所述接触孔电阻的两端分别与第二导线相连，所述接触孔电阻的拐点同时与两条第三导线相连，所述条形电阻的两端分别与第四导线相连；

所述测试模块具体用于向所述第一导线中相邻的两条第一导线加第一电流I1，测试所述第一导线中其它两条第一导线之间的第一电压V1；向任一所述第二导线和所述第二导线相邻的第三导线加第二电流I2，测试另一所述第二导线和另一所述第三导线之间的第二电压V2；向所述第四导线加第三电流I3，测试两条所述第四导线之间的第三电压V3；

所述计算模块具体用于依据所述第一电流I1和所述第一电压V1获得所述方块电阻的阻值为依据所述第二电流I2和所述第二电压V2获得所述接触孔电阻的阻值为依据所述第三电流I3和所述第三电压V3获得所述条形电阻两端电压与电流比值

6.根据权利要求5所述的半导体工艺涨缩值的测试装置，其特征在于，所述方块电阻的四个顶角或四个边的各中心分别通过接触孔与第一导线相连，所述接触孔电阻的两端分别通过所述接触孔与第二导线相连，所述接触孔电阻的拐点通过所述接触孔同时与两条第三导线相连，所述条形电阻的两端分别通过所述接触孔与第四导线相连。