CN105428423B - 薄膜晶体管及其制造方法 - Google Patents
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Abstract
本发明提供了一种薄膜晶体管及其制造方法，该薄膜晶体管包括栅极、覆盖栅极的绝缘层、配置于绝缘层上的第一半导体图案、配置于第一半导体图案上的第二半导体图案、配置于第二半导体图案上的蚀刻阻挡图案、源极与漏极。第一半导体图案具有通道区、第一源极区及第一漏极区。第二半导体图案具有抑制区、第二源极区及第二漏极区。抑制区、第二源极区及第二漏极区分别与通道区、第一源极区及第一漏极区重叠。通道区的阻值为R1。抑制区的阻值为R2。第二源极区的阻值及第二漏极区的阻值为R3。第一源极区的阻值及第一漏极区的阻值为R4。R2>R1>R3≧R4。本发明能提升栅极对电流的控制能力，而不易发生现有技术中起始电压偏移过大的问题，使薄膜晶体管性能佳。
Description
技术领域
本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种薄膜晶体管及其制造方法。
背景技术
显示面板包括像素阵列基板、对向基板以及设置于对向基板与像素阵列基板之间的显示介质。像素阵列基板包括多条扫描线、多条数据线、多个薄膜晶体管以及与薄膜晶体管电连接的多个像素电极。薄膜晶体管包括栅极、覆盖栅极的栅绝缘层、配置于栅绝缘层上方的半导体图案以及分别与半导体图案两侧电连接的源极与漏极。为了防止在形成源极、漏极的过程中半导体图案受损，薄膜晶体管还可包括设置在源极与半导体图案之间和漏极与半导体图案之间的蚀刻阻挡层。
当显示面板的面积变大时，数据线与扫描线的长度也随之变长。数据线与扫描线的长度变长时，数据线与扫描线的阻值也跟着变大，而不利于显示面板的驱动。此时，制造者需将数据线与扫描线的厚度加大，以补偿因其长度变长而增加的阻值。一般而言，薄膜晶体管的栅极与扫描线是属于同一膜层。换言之，薄膜晶体管的栅极与扫描线是一起制作的。因此，当扫描线的厚度加大时，栅极也跟着加大。为了良好地覆盖栅极，栅绝缘层的厚度也需加大。然而，随着栅绝缘层的厚度增加，栅极与半导体图案之间的距离也变大，而不利于栅极控制在半导体图案中传递的电流。更进一步地说，若栅极对所述电流的控制能力不佳，当源极与漏极之间的电压差改变时，薄膜晶体管的起始电压也会随之产生偏移过大的问题。
发明内容
本发明提供一种薄膜晶体管，其性能佳。
本发明提供一种薄膜晶体管的制造方法，其可制造出性能佳的薄膜晶体管。
本发明的薄膜晶体管，包括栅极、绝缘层、第一半导体图案、第二半导体图案、蚀刻阻挡图案源极以及漏极。绝缘层覆盖栅极。第一半导体图案配置于绝缘层上。第一半导体图案具有通道区、第一源极区以及第一漏极区。第一源极区与第一漏极区分别位于通道区的相对两侧。第二半导体图案配置于第一半导体图案上。第二半导体图案具有分别与通道区、第一源极区、第一漏极区重叠的抑制区、第二源极区以及第二漏极区。蚀刻阻挡图案配置于第二半导体图案上。源极与漏极覆盖部分的蚀刻阻挡图案。源极与第一半导体图案的第一源极区以及第二半导体图案的第二源极区电连接。漏极与第一半导体图案的第一漏极区以及第二半导体图案的第二漏极区电连接。通道区的阻值为R1。抑制区的阻值为R2。第二源极区的阻值及第二漏极区的阻值为R3。第一源极区的阻值及第一漏极区的阻值为R4。R2>R1>R3≧R4。
本发明的薄膜晶体管的制造方法，包括下列步骤：在基板上形成栅极；在基板上形成绝缘层，以覆盖栅极；在绝缘层上依序形成第一半导体层以及第二半导体层，其中第二半导体层的阻值大于第一半导体层的阻值；图案化第一半导体层及第二半导体层，以形成第一半导体图案及第二半导体图案，其中第一半导体图案具有通道区以及分别位于通道区相对两侧的第一源极预定区与第一漏极预定区，第二半导体图案具有分别与通道区、第一源极预定区、第一漏极预定区重叠的抑制区、第二源极预定区与第二漏极预定区。于第二半导体图案上形成蚀刻阻挡图案，蚀刻阻挡图案与第二半导体图案的抑制区以及第一半导体图案的通道区重叠且暴露出第二半导体图案的第二源极预定区以及第二漏极预定区；以蚀刻阻挡图案为掩膜，对第一半导体图案的第一源极预定区及第一漏极预定区和第二半导体图案的第二源极预定区及第二漏极预定区进行局部改质处理程序，以降低第一源极预定区、第一漏极预定区、第二源极预定区以及第二漏极预定区的阻值，而使第一源极预定区、第一漏极预定区、第二源极预定区以及第二漏极预定区分别转变为第一源极区、第一漏极区、第二源极区以及第二漏极区，其中通道区的阻值为R1，抑制区的阻值为R2，第二源极区的阻值以及第二漏极区的阻值为R3，第一源极区的阻值以及第一漏极区的阻值为R4，而且R2>R1>R3≧R4；以及形成源极与漏极，其中源极与第一半导体图案的第一源极区以及第二半导体图案的第二源极区电连接，而漏极与第一半导体图案的第一漏极区以及第二半导体图案的第二漏极区电连接。
在本发明的一实施例中，上述的第一半导体图案较第二半导体图案靠近栅极。
在本发明的一实施例中，R3>R4。
在本发明的一实施例中，上述的第一半导体图案的通道区与第二半导体图案的抑制区切齐，第一半导体图案的第一源极区与第二半导体图案的第二源极区切齐，而第一半导体图案的第一漏极区与第二半导体图案的第二漏极区切齐。
在本发明的一实施例中，上述的蚀刻阻挡图案暴露出第一半导体图案的外缘以及第二半导体图案的外缘，且源极与漏极覆盖第一半导体图案的外缘以及第二半导体图案的外缘。
在本发明的一实施例中，上述的蚀刻阻挡图案具有分别暴露出第二源极区与第二漏极区的多个贯孔。源极以及漏极填入所述多个贯孔而分别与第二半导体图案的第二源极区以及第二漏极区电连接。
在本发明的一实施例中，是在形成栅极之后，依序形成上述的第一半导体层以及第二半导体层。
基于上述，利用“R2>R1>R3≧R4”的技术特征下，当施加适当电压于栅极时，电流大致上会在靠近栅极的第一源极区、第一漏极区以及通道区中传递，而不易在远离栅极的抑制区中传递。藉此，栅极对电流的控制能力可提升，而不易发生现有技术中起始电压偏移过大的问题。
本发明能够提升栅极对电流的控制能力，而不易发生现有技术中起始电压偏移过大的问题，从而使薄膜晶体管性能佳。
附图说明
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
图1A至图1E为本发明一实施例的薄膜晶体管制造方法的剖面示意图。
图2A至图2E为本发明另一实施例的薄膜晶体管制造方法的剖面示意图。
符号说明：
110：基板
120：绝缘层
130：第一半导体层
132：第一半导体图案
132a：通道区
132b：第一源极预定区
132b’：第一源极区
132c：第一漏极预定区
132c’：第一漏极区
132d：外缘
140：第二半导体层
142：第二半导体图案
142a：抑制区
142b：第二源极预定区
142b’：第二源极区
142c：第二漏极预定区
142c’：第二漏极区
142d：外缘
150、150A：蚀刻阻挡图案
150a：外缘
150b：贯孔
D：漏极
G：栅极
I1、I2：路径
PR：光阻图案
S：源极
TFT、TFT’：薄膜晶体管
具体实施方式
图1A至图1E为本发明一实施例的薄膜晶体管制造方法的剖面示意图。请参照图1A，首先，提供基板110。基板110可为刚性基板或柔性基板。举例而言，刚性基板的材质可为厚玻璃或其它可适用的材料，柔性基板的材质可为薄玻璃、聚酰亚胺(Polyimide；PI)、聚萘二甲酸乙二醇酯(Polyethylene Naphthalate；PEN)、聚乙烯对苯二甲酸酯(polyethyleneterephthalate；PET)、聚醚砜(Polyethersulfone；PES)、薄金属、或其它可适用的材料，但本发明不以此为限。
请参照图1A，接着，在基板110上形成栅极G。在本实施例中，栅极G例如为金属材料，但本发明不限于此，在其他实施例中，栅极G也可以使用其他导电材料(例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆叠层)。然后，在基板110上形成绝缘层120，以覆盖栅极G与部分基板110。绝缘层120的材料可为无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少两种材料的堆叠层)、有机材料或上述的组合。
请参照图1A，接着，在绝缘层120上依序形成第一半导体层130以及第二半导体层140。第二半导体层140覆盖第一半导体层130。第二半导体层140的阻值大于第一半导体层130的阻值。在本实施例中，可使用相同的材料通过气相沉积法形成阻值不同的第一半导体层130与第二半导体层140。详言之，在沉积第一半导体层130的过程中，可通入高比例的氩气(Ar)与低比例的氧气(O2)，以形成阻值小的第一半导体层130；在沉积第二半导体层140的过程中，可通入低比例的氩气与高比例的氧气，以形成阻值大的第二半导体层140。然而，本发明不限于此，在其他实施例中，也可用其他适当方法，形成阻值小的第一半导体层130与阻值大的第二半导体层140。
在本实施例中，第一半导体层130、第二半导体层140的材料可选用金属氧化物半导体材料，例如：铟镓锌氧化物(Indium-Gallium-Zinc Oxide；IGZO)、铟锌氧化物(Indium-Zinc Oxide；IZO)、镓锌氧化物(Gallium-Zinc Oxide；GZO)、锌锡氧化物(Zinc-Tin Oxide；ZTO)、铟锡氧化物(Indium-Tin Oxide；ITO)或其他适合的金属氧化物半导体材料。然而，本发明不限于此，在其他实施例中，第一半导体层130、第二半导体层140也可选用含硅半导体材料(例如：非晶硅、多晶硅、微晶硅或单晶硅等)或其他种类的半导体材料。在其他实施例中，若选用含硅半导体材料作为第一半导体层130、第二半导体层140的材料，阻值小的第一半导体层130可为轻掺杂(light doped)半导体材料，而阻值大的第二半导体层140可为本质(或称为本征)半导体材料，但本发明不以此为限。
请参照图1A及图1B，接着，图案化第一半导体层130及第二半导体层140，以形成相堆叠的第一半导体图案132与第二半导体图案142。在本实施例中，可选择性地利用同一掩模板同时图案化第一半导体层130与第二半导体层140，以形成相重合的第一半导体图案132与第二半导体图案142。然而，本发明不限于此，在其他实施例中，也可分别地图案化第一半导体层130与第二半导体层140，以形成相堆叠的第一半导体图案132与第二半导体图案142。如图1B所示，第一半导体图案132具有通道区132a以及分别位于通道区132a相对两侧的第一源极预定区132b与第一漏极预定区132c。第二半导体图案142具有分别与通道区132a、第一源极预定区132b、第一漏极预定区132c重叠的抑制区142a、第二源极预定区142b与第二漏极预定区142c。在本实施例中，通道区132a、第一源极预定区132b及第一漏极预定区132c可分别与抑制区142a、第二源极预定区142b及第二漏极预定区142c切齐，但本发明不以此为限。
请参照图1C及图1D，接着，降低第一源极预定区132b、第一漏极预定区132c、第二源极预定区142b以及第二漏极预定区142c(标示于图1C)的阻值，以使第一源极预定区132b、第一漏极预定区132c、第二源极预定区142b以及第二漏极预定区142c分别转变为第一源极区132b’、第一漏极区132c’、第二源极区142b’以及第二漏极区142c’(标示于图1D)。
详言之，请参照图1C，在本实施例中，可先形成蚀刻阻挡层(未绘示)，以覆盖第一半导体图案132、第二半导体图案142以及被第一半导体图案132、第二半导体图案142露出的部分绝缘层120；然后，于所述蚀刻阻挡层上形成与抑制区142a重叠且不与第二源极预定区142b、第二漏极预定区142c重叠的光阻图案PR；之后，以光阻图案PR为掩膜，图案化所述蚀刻阻挡层，以形成蚀刻阻挡图案150。蚀刻阻挡图案150与第二半导体图案142的抑制区142a以及第一半导体图案132的通道区132a重叠且暴露出第二半导体图案142的第二源极预定区142b以及第二漏极预定区142c。
请参照图1D，接着，以蚀刻阻挡图案150为掩膜，对第一半导体图案132的第一源极预定区132b及第一漏极预定区132c和第二半导体图案142的第二源极预定区142b及第二漏极预定区142c(标示于图1C)进行局部改质处理程序，以降低第一源极预定区132b、第一漏极预定区132c、第二源极预定区142b以及第二漏极预定区142c的阻值。藉此，第一源极预定区132b、第一漏极预定区132c、第二源极预定区142b及第二漏极预定区142c分别转变为第一源极区132b’、第一漏极区132c’、第二源极区142b’及第二漏极区142c’。在本实施例中，通道区132a与抑制区142a可切齐(matched)，第一源极区132b’与第二源极区142b’可切齐，而第一漏极区132c’与第二漏极区142c’可切齐，但本发明不以此为限。
在本实施例中，上述局部改质处理程序可以是“在通入气体的情况下开启等离子体”的步骤。举例而言，当第一半导体层130、第二半导体层140的材料为金属氧化物半导体材料时，可通入氨气(NH3)或氢气(H2)以及惰性气体进行等离子体处理程序。所述等离子体处理程序有助于让第一源极预定区132b、第一漏极预定区132c、第二源极预定区142b及第二漏极预定区142c暴露在缺氧的环境下，进而降低第一源极预定区132b、第一漏极预定区132c、第二源极预定区142b及第二漏极预定区142c的阻值。在其他实施例中，若第一半导体层130以及第二半导体层140为含硅半导体材料(例如：非晶硅、多晶硅、微晶硅或单晶硅等)，则可以蚀刻阻挡图案150为掩膜，对第一源极预定区132b、第一漏极预定区132c、第二源极预定区142b及第二漏极预定区142c进行离子注入(ion implantation)工序，以使其分别转变为阻值较低的第一源极区132b’、第一漏极区132c’、第二源极区142b’与第二漏极区142c’。
需说明的是，本发明的局部改质处理程序并不限制一定要开启等离子体。在其他实施例中，也可用其他方法降低第一源极预定区132b、第一漏极预定区132c、第二源极预定区142b及第二漏极预定区142c的阻值。举例而言，当第一半导体层130、第二半导体层140的材料为金属氧化物半导体材料时，可通入氨气(NH3)以及氢气(H2)而不开启等离子体，藉此，也可降低第一源极预定区132b、第一漏极预定区132c、第二源极预定区142b及第二漏极预定区142c的阻值。
值得注意的是，经过上述降低阻值的动作后，通道区132a的阻值R1，抑制区142a的阻值R2、第二源极区142b’的阻值R3、第二漏极区142c’的阻值R3、第一源极区132b’的阻值R4以及第一漏极区132c’阻值为R4满足：R2>R1>R3≧R4。
详言之，在上述降低阻值的过程中，由于通道区132a及抑制区142a受到蚀刻阻挡图案150的遮蔽，因此，通道区132a的阻值及抑制区142a的阻值大致上维持不变，而抑制区142a的阻值R2及通道区132a的阻值分别与阻值大的第二半导体层140及阻值小的第一半导体层130相同。换言之，抑制区142a的阻值R2大于通道区132a的阻值R1(即R2>R1)。另一方面，在上述降低阻值的过程中，第二源极预定区142b及第二漏极预定区142c未受到蚀刻阻挡图案150的遮蔽，因此，第二源极区142b’的阻值R3以及第二漏极区142c’阻值R3会小于抑制区142a的阻值R2(即R2>R3)。类似地，在上述降低阻值的过程中，由于第一源极预定区132b及第一漏极预定区132c未受到蚀刻阻挡图案150的遮蔽，因此，第一源极区132b’的阻值R4以及第一漏极区132c’阻值R4会小于通道区132a的阻值R1(即R1>R4)。此外，由于第二源极预定区142b及第二漏极预定区142c的阻值大于第一源极预定区132b及第一漏极预定区132c的阻值，且在上述降低阻值的过程中，第一源极预定区132b及第一漏极预定区132c分别被第二源极预定区142b及第二漏极预定区142c遮蔽，因此第二源极区142b’的阻值R3以及第二漏极区142c’阻值R3会大于或等于第一源极区132b’的阻值R4以及第一漏极区132c’阻值R4(即R3≧R4)。
综合上述四式(即R2>R1；R2>R3；R1>R4；R3≧R4)可知，R2>R1>R4及R2>R3≧R4。本发明所述技术领域具有通常知识者能够调控上述局部改质处理程序的制造工艺参数(例如：制造工艺温度、制造工艺时间及/或等离子体成份等)，而使第二源极区142b’的阻值R3以及第二漏极区142c’阻值R3小于通道区132a的阻值R1(即R1>R3)，进而使通道区132a的阻值R1，抑制区142a的阻值R2、第二源极区142b’的阻值R3、第二漏极区142c’阻值R3、第一源极区132b’的阻值R4以及第一漏极区132c’阻值为R4满足：R2>R1>R3≧R4。
请参照图1D及图1E，接着，可选择性地去除光阻图案PR。然后，在蚀刻阻挡图案150以及第二半导体图案142上形成源极S与漏极D。源极S与第一半导体图案132的第一源极区132b’以及第二半导体图案142的第二源极区142b’电连接。漏极D与第一半导体图案132的第一漏极区132c’以及第二半导体图案142的第二漏极区142c’电连接。基于导电性考量，在本实施例中，源极S与漏极D通常使用金属材料制作，然而，本发明不限于此，在其他实施例中，源极S、漏极D也可使用其他导电材质(例如：合金、金属氮化物、金属氧化物、金属氮氧化物或其他适合的材料)或金属材料与其他导电材料的堆叠层制作。于此，便完成了本实施例的薄膜晶体管TFT。
请参照图1E，薄膜晶体管TFT包括栅极G、绝缘层120、第一半导体图案132、第二半导体图案142、蚀刻阻挡图案150、源极S与漏极D。栅极G配置于基板110上。绝缘层120覆盖栅极G与部分基板110。第一半导体图案132配置于绝缘层120上且与栅极G重叠。第一半导体图案132具有通道区132a以及分别位于通道区132a相对两侧的第一源极区132b’与第一漏极区132c’。第二半导体图案142配置于第一半导体图案132上且与栅极G重叠。第一半导体图案132比第二半导体图案142靠近栅极G。第二半导体图案142具有分别与通道区132a、第一源极区132b’、第一漏极区132c’重叠的抑制区142a、第二源极区142b’以及第二漏极区142c’。
蚀刻阻挡图案150配置于第二半导体图案142的抑制区142a上且暴露出第二半导体图案142的第二源极区142b’以及第二漏极区142c’。源极S以及漏极D覆盖部分的蚀刻阻挡图案150。源极S与第一半导体图案132的第一源极区132b’以及第二半导体图案142的第二源极区142b’电连接。漏极D与第一半导体图案132的第一漏极区132c’以及第二半导体图案142的第二漏极区142c’电连接。在本实施例中，蚀刻阻挡图案150暴露出第一半导体图案132的外缘132d以及第二半导体图案142的外缘142d。源极S与漏极D彼此分离且分别覆盖蚀刻阻挡图案150的相对两外缘150a。源极S与漏极D更覆盖第一半导体图案132的外缘132d以及第二半导体图案142的外缘142d。然而，本发明不限于此，在其他实施例中，蚀刻阻挡图案也可呈其他态样，以下将于后续段落中举例说明。
值得注意的是，通道区132a的阻值为R1，抑制区142a的阻值为R2，第二源极区142b’的阻值以及第二漏极区142c’的阻值为R3，第一源极区132b’的阻值以及第一漏极区132c’的阻值为R4，而R2>R1>R3≧R4。通道区132a的阻值R1、抑制区142a的阻值R2，第二源极区142b’的阻值R3、第二漏极区142c’的阻值R3，第一源极区132b’的阻值R4以及第一漏极区132c’的阻值R4均大于源极S的阻值与漏极D的阻值。利用“R2>R1>R3≧R4”的技术特征下，当施加适当电压于栅极G时，电流大致上会沿着路径I1、I2传递，而不易在阻值大的抑制区142a(也就距离栅极G较远处)中传递。藉此，栅极G对在电流的控制能力佳，而不易发生现有技术中起始电压偏移过大的问题。
更进一步地说，在R2>R1>R3＝R4的条件下，当施加适当电压于栅极G时，电流大致上会沿着路径I2传递，也就是说，电流大致上会依序通过源极S、第二源极区142b’、第一源极区132b’、通道区132a、第一漏极区132c’、第二漏极区142c’与漏极D。在R2>R1>R3>R4的条件下，当施加适当电压于栅极G时，电流大致上会沿着路径I1传递，也就是说，电流大致上会依序通过源极S、第一源极区132b’、通道区132a、第一漏极区132c’与漏极D。比较路径I1、I2可知，当R2>R1>R3>R4时(即电流在路径I1中传递时)，有更高的比例的电流传递路径中是贴近栅极G，而在路径I1中传递的电流更容易受到栅极G的控制。换言之，若令R2>R1>R3>R4，则薄膜晶体管TFT的起始电压偏移的问题可获得更为显著的改善。
图2A至图2E为本发明另一实施例的薄膜晶体管制造方法的剖面示意图。图2A至图2E的薄膜晶体管制造方法与图1A至图1E的薄膜晶体管制造方法类似，因此相同或相对应的元件，以相同或相对应的标号表示。图2A至图2E的薄膜晶体管制造方法与图1A至图1E的薄膜晶体管制造方法的主要差异在于：二者的蚀刻阻挡图案150、150A的型态不同。以下主要就此差异处做说明，二者相同处还请依照图2A至图2E中的标号参照前述说明，于此便不再重述。
请参照图2A，首先，提供基板110。接着，在基板110上形成栅极G。然后，在基板110上形成绝缘层120，以覆盖栅极G与部分基板110。接着，在绝缘层120上依序形成第一半导体层130以及第二半导体层140。第二半导体层140覆盖第一半导体层130。第二半导体层140的阻值大于第一半导体层130的阻值。请参照图2A及图2B，接着，图案化第一半导体层130及第二半导体层140，以形成相堆叠的第一半导体图案132与第二半导体图案142。第一半导体图案132具有通道区132a以及分别位于通道区132a相对两侧的第一源极预定区132b与第一漏极预定区132c。第二半导体图案142具有分别与通道区132a、第一源极预定区132b、第一漏极预定区132c重叠的抑制区142a、第二源极预定区142b与第二漏极预定区142c。
请参照图2C及图2D，接着，降低第一源极预定区132b、第一漏极预定区132c、第二源极预定区142b以及第二漏极预定区142c(标示于图2C)的阻值，以使第一源极预定区132b、第一漏极预定区132c、第二源极预定区142b以及第二漏极预定区142c分别转变为第一源极区132b’、第一漏极区132c’、第二源极区142b’以及第二漏极区142c’(标示于图2D)。
详言之，请参照图2C，在本实施例中，可先形成蚀刻阻挡层(未绘示)，以覆盖第一半导体图案132、第二半导体图案142以及被第一半导体图案132、第二半导体图案142露出的部分绝缘层120；然后，于所述蚀刻阻挡层上形成与抑制区142a重叠且不与第二源极预定区142b、第二漏极预定区142c重叠的光阻图案PR；之后，以光阻图案PR为掩膜，图案化所述蚀刻阻挡层，以形成蚀刻阻挡图案150。蚀刻阻挡图案150A与第二半导体图案142的抑制区142a以及第一半导体图案132的通道区132a重叠且暴露出第二半导体图案142的第二源极预定区142b以及第二漏极预定区142c。与图1A至图1E的蚀刻阻挡图案150不同的是，蚀刻阻挡图案150A具有分别暴露出第二源极区142b’与第二漏极区142c’的两贯孔150b。蚀刻阻挡图案150A除了覆盖通道区132a与抑制区142a外，蚀刻阻挡图案150A更覆盖第一半导体图案132的外缘(或说侧壁)132d以及第二半导体图案142的外缘(或说侧壁)142d。
请参照图2D，接着，以蚀刻阻挡图案150A为掩膜，对第一半导体图案132的第一源极预定区132b及第一漏极预定区132c和第二半导体图案142的第二源极预定区142b及第二漏极预定区142c(标示于图2C)进行局部改质处理程序，以降低第一源极预定区132b、第一漏极预定区132c、第二源极预定区142b以及第二漏极预定区142c的阻值。藉此，将第一源极预定区132b、第一漏极预定区132c、第二源极预定区142b及第二漏极预定区142c分别转变为第一源极区132b’、第一漏极区132c’、第二源极区142b’及第二漏极区142c’。
请参照图2D及图2E，接着，可选择性地去除光阻图案PR。然后，在蚀刻阻挡图案150A以及第二半导体图案142上形成源极S与漏极D。源极S与第一半导体图案132的第一源极区132b’以及第二半导体图案142的第二源极区142b’电连接。详言之，在本实施例中，第一半导体图案132的第一源极区132b’与第二半导体图案142的第二源极区142b’电性接触，源极S填入蚀刻阻挡图案150A的贯孔150b而与第二半导体图案142的第二源极区142b’电性接触。漏极D与第一半导体图案132的第一漏极区132c’以及第二半导体图案142的第二漏极区142c’电连接。详言之，在本实施例中，第一半导体图案132的第一漏极区132c’与第二半导体图案142的第二漏极区142c’电性接触，漏极D填入蚀刻阻挡图案150A的贯孔150b而与第二半导体图案142的第二漏极区142c’电性接触。
请参照图2E，薄膜晶体管TFT’包括栅极G、绝缘层120、第一半导体图案132、第二半导体图案142、蚀刻阻挡图案150A、源极S与漏极D。栅极G配置于基板110上。绝缘层120覆盖栅极G与部分基板110。第一半导体图案132配置于绝缘层120上且与栅极G重叠。第一半导体图案132具有通道区132a以及分别位于通道区132a相对两侧的第一源极区132b’与第一漏极区132c’。第二半导体图案142配置于第一半导体图案132上且与栅极G重叠。第一半导体图案132比第二半导体图案142靠近栅极G。第二半导体图案142具有分别与通道区132a、第一源极区132b’、第一漏极区132c’重叠的抑制区142a、第二源极区142b’以及第二漏极区142c’。蚀刻阻挡图案150A配置于第二半导体图案142的抑制区142a上且暴露出第二半导体图案142的第二源极区142b’以及第二漏极区142c’。源极S以及漏极D覆盖部分的蚀刻阻挡图案150A。源极S与第一半导体图案132的第一源极区132b’以及第二半导体图案142的第二源极区142b’电连接。漏极D与第一半导体图案132的第一漏极区132c’以及第二半导体图案142的第二漏极区142c’电连接。薄膜晶体管TFT’具有与薄膜晶体管TFT类似的功效与优点，于此便不再重述。
综上所述，本发明一实施例的薄膜晶体管包括栅极、位于栅极上方的第一、二半导体图案、与第一半导体图案的第一源极区和第二半导体图案的第二源极区电连接的源极以及与第一半导体图案的第一漏极区和第二半导体图案的第二漏极区电连接的漏极。第一半导体图案具有通道区、第一源极区以及第一漏极区。第二半导体图案具有分别与第一半导体图案的通道区、第一源极区、第一漏极区重叠的抑制区、第二源极区以及第二漏极区。通道区的阻值为R1，抑制区的阻值为R2，第二源极区的阻值为R3、第二漏极区的阻值为R3，第一源极区的阻值为R4，第一漏极区的阻值为R4，而R2>R1>R3≧R4。利用“R2>R1>R3≧R4”的技术特征下，当施加适当电压于栅极时，电流大致上会在靠近栅极的第一源极区、第一漏极区与通道区中传递，而不易在远离栅极的抑制区中传递。藉此，栅极对电流的控制能力可提升，而不易发生现有技术中起始电压偏移过大的问题。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求所界定者为准。
Claims (5)
1.一种薄膜晶体管，其特征在于，包括：
一栅极；
一绝缘层，覆盖该栅极；
一第一半导体图案，配置于该绝缘层上，该第一半导体图案具有一通道区、一第一源极区以及一第一漏极区，该第一源极区与该第一漏极区分别位于该通道区的相对两侧；
一第二半导体图案，配置于该第一半导体图案上，该第二半导体图案具有分别与该通道区、该第一源极区、该第一漏极区重叠的一抑制区、一第二源极区以及一第二漏极区；
一蚀刻阻挡图案，配置于该第二半导体图案上；
一源极以及一漏极，覆盖部分的该蚀刻阻挡图案，该源极与该第一半导体图案的该第一源极区以及该第二半导体图案的该第二源极区电连接，该漏极与该第一半导体图案的该第一漏极区以及该第二半导体图案的该第二漏极区电连接，其中该通道区的阻值为R1，该抑制区的阻值为R2，该第二源极区的阻值以及该第二漏极区的阻值为R3，该第一源极区的阻值以及该第一漏极区的阻值为R4，而且R2>R1>R3>R4。
2.如权利要求1所述的薄膜晶体管，其特征在于，该第一半导体图案的该通道区与该第二半导体图案的该抑制区切齐，该第一半导体图案的该第一源极区与该第二半导体图案的该第二源极区切齐，而该第一半导体图案的该第一漏极区与该第二半导体图案的该第二漏极区切齐。
3.如权利要求1所述的薄膜晶体管，其特征在于，该蚀刻阻挡图案暴露出该第一半导体图案的外缘以及该第二半导体图案的外缘，且该源极与该漏极覆盖该第一半导体图案的外缘以及该第二半导体图案的外缘。
4.如权利要求1所述的薄膜晶体管，其特征在于，该蚀刻阻挡图案具有分别暴露出该第二源极区与该第二漏极区的多个贯孔，该源极以及该漏极填入所述贯孔而分别与该第二半导体图案的该第二源极区以及该第二漏极区电连接。
5.一种薄膜晶体管的制造方法，其特征在于，包括：
在一基板上形成一栅极；
在该基板上形成一绝缘层，以覆盖该栅极；
在该绝缘层上依序形成一第一半导体层以及一第二半导体层，其中该第二半导体层的阻值大于该第一半导体层的阻值；
图案化一第一半导体层以及一第二半导体层，以形成一第一半导体图案以及一第二半导体图案，其中该第一半导体图案具有一通道区以及分别位于该通道区相对两侧的一第一源极预定区与一第一漏极预定区，该第二半导体图案具有分别与该通道区、该第一源极预定区、该第一漏极预定区重叠的一抑制区、一第二源极预定区与一第二漏极预定区；
于该第二半导体图案上形成一蚀刻阻挡图案，该蚀刻阻挡图案与该第二半导体图案的该抑制区以及该第一半导体图案的该通道区重叠且暴露出该第二半导体图案的该第二源极预定区以及该第二漏极预定区；
以该蚀刻阻挡图案为掩膜，对该第一半导体图案的该第一源极预定区及该第一漏极预定区和该第二半导体图案的该第二源极预定区及该第二漏极预定区进行一局部改质处理程序，以降低该第一源极预定区、该第一漏极预定区、该第二源极预定区以及该第二漏极预定区的阻值，而使该第一源极预定区、该第一漏极预定区、该第二源极预定区以及该第二漏极预定区分别转变为第一源极区、第一漏极区、第二源极区以及第二漏极区，其中该通道区的阻值为R1，该抑制区的阻值为R2，该第二源极区的阻值以及该第二漏极区的阻值为R3，该第一源极区的阻值以及该第一漏极区的阻值为R4，而且R2>R1>R3>R4；以及
形成一源极与一漏极，其中该源极与该第一半导体图案的该第一源极区以及该第二半导体图案的该第二源极区电连接，而该漏极与该第一半导体图案的该第一漏极区以及该第二半导体图案的该第二漏极区电连接。
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