CN105374751B - 半导体结构的形成方法 - Google Patents

半导体结构的形成方法 Download PDF

Info

Publication number
CN105374751B
CN105374751B CN201410439752.8A CN201410439752A CN105374751B CN 105374751 B CN105374751 B CN 105374751B CN 201410439752 A CN201410439752 A CN 201410439752A CN 105374751 B CN105374751 B CN 105374751B
Authority
CN
China
Prior art keywords
dielectric layer
groove
semiconductor structure
gate
forming method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410439752.8A
Other languages
English (en)
Other versions
CN105374751A (zh
Inventor
李凤莲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201410439752.8A priority Critical patent/CN105374751B/zh
Publication of CN105374751A publication Critical patent/CN105374751A/zh
Application granted granted Critical
Publication of CN105374751B publication Critical patent/CN105374751B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种半导体结构形成方法，包括：提供衬底，所述衬底表面形成有栅介质层、替代栅和层间介质层，所述替代栅位于所述栅介质层表面，所述层间介质层与所述替代栅表面齐平；去除部分高度的替代栅，形成第一沟槽；对所述层间介质层顶角区域进行离子注入，形成改性区；去除所述改性区和剩余替代栅，形成第二沟槽，所述第二沟槽顶部尺寸大于底部尺寸；形成填充满所述第二沟槽的金属栅极。本发明通过对紧邻替代栅的层间介质层顶部进行离子注入形成改性区，改变所述改性区相对于非改性层间介质层的刻蚀选择比，形成顶部尺寸大于底部尺寸的沟槽结构，避免了金属填充产生空隙，进一步改善了半导体器件可靠性下降的问题。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体制造领域，特别是涉及一种半导体结构的形成方法。
背景技术
随着集成电路制造技术的快速发展，半导体器件的技术节点在不断减小，器件的几何尺寸也遵循摩尔定律不断缩小。当半导体器件尺寸减小到一定程度时，由半导体器件接近物理极限所带来的各种问题相继出现。在半导体器件制造领域，最具挑战性的难题是如何解决器件可靠性下降的问题，这种现象主要是由传统栅介质层厚度不断减小所造成的。现有技术提供的方法以高k栅介质材料代替传统的栅介质材料，同时采用金属栅极替代多晶硅栅极，可以有效提高半导体器件的可靠性，优化电学性能。
现有技术提供了一种具有金属栅极的半导体器件制造方法，包括：提供半导体衬底，在所述衬底上形成有高k栅介质层和替代栅，所述替代栅位于所述高k栅介质层表面；形成覆盖所述高k栅介质层和替代栅的层间介质层；以所述替代栅为停止层，对所述层间介质层进行化学机械抛光；去除所述替代栅，形成沟槽；在所述沟槽中填充满金属，形成金属栅极。
尽管高k栅介质材料以及金属栅极的引入能够改善半导体器件的电学性能，但是在实际应用中发现，由于器件几何尺寸的不断缩小，造成半导体器件的金属栅极形成工艺难以稳定控制，反而会导致器件可靠性下降。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，以解决现有技术难以稳定控制工艺造成的半导体器件可靠性下降的问题。
本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底表面形成有栅介质层、替代栅和层间介质层，所述替代栅位于所述栅介质层表面，所述层间介质层与所述替代栅表面齐平；去除部分高度的替代栅，形成第一沟槽；对所述层间介质层顶角区域进行离子注入，形成改性区；去除所述改性区和剩余替代栅，形成第二沟槽，所述第二沟槽顶部尺寸大于底部尺寸；形成填充满所述第二沟槽的金属栅极。
可选的，所述栅介质层为高k值材料，厚度为
可选的，所述替代栅的厚度范围为
可选的，所述去除部分高度的替代栅的方法为干法刻蚀或者湿法刻蚀。
可选的，所述离子注入方法的离子种类为N、P、As、F或C，所述离子注入方向与垂直衬底方向成5度～45度锐角。
可选的，所述改性区剖面为直角三角形或者类直角三角形，形成于所述层间介质层内部，位于所述层间介质层顶角区域，紧邻所述第一沟槽侧边。
可选的，所述类直角三角形具有内凹或者外凸的斜边。
可选的，所述改性区高度范围为
可选的，去除所述改性区和剩余替代栅的方法为干法刻蚀或者湿法刻蚀。所述栅介质层为高k值材料，厚度为
本发明还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底表面形成有栅介质层、替代栅和层间介质层，所述替代栅位于所述栅介质层表面，所述层间介质层与所述替代栅表面齐平；去除部分高度的替代栅，形成第一沟槽；对所述层间介质层顶角区域进行离子注入，形成改性区；去除所述改性区和剩余替代栅，形成第二沟槽，所述第二沟槽顶部尺寸大于底部尺寸；去除所述栅介质层，形成第三沟槽，所述第三沟槽顶部尺寸大于底部尺寸；形成覆盖第三沟槽和层间介质层的高k介质层，得到第四沟槽；形成填充满所述第四沟槽的金属栅极。
可选的，所述栅介质层为氧化硅或者氮氧化硅。
可选的，所述替代栅的厚度范围为
可选的，所述去除部分高度的替代栅的方法为干法刻蚀或者湿法刻蚀。
可选的，所述离子注入方法的离子种类为N、P、As、F或C，所述离子注入方向与垂直衬底方向成5度～45度锐角。
可选的，所述改性区剖面为直角三角形或者类直角三角形，形成于所述层间介质层内部，位于所述层间介质层顶角区域，紧邻所述第一沟槽侧边。
可选的，所述类直角三角形具有内凹或者外凸的斜边。
可选的，所述改性区高度范围为
可选的，去除所述改性区和剩余替代栅的方法为干法刻蚀或者湿法刻蚀。
可选的，去除所述栅介质层采用氢氟酸溶液。
可选的，所述高k介质层的厚度为
与现有技术相比，本发明技术方案具有以下优点：
本实施例通过改性区得到了顶部尺寸大于底部尺寸的所述第二沟槽，在形成填充满所述第二沟槽的金属栅极时，避免在金属栅极内部形成空隙，提高金属栅极有效体积，降低金属栅极的电阻率，从而提高半导体器件的可靠性。
进一步地，在另一实施例中，对层间介质层顶角区域进行改性采用离子注入的方法，使得改性后的层间介质层材料相对于未改性部分有较高的刻蚀选择比，刻蚀工艺的可控性更高。
进一步地，在另一实施例中，在去除部分高度的替代栅形成第一沟槽之后，采用离子注入方法形成改性区，所述离子注入的方向与垂直衬底方向成5度～45度锐角，使所述层间介质层顶角区域的顶面及侧面同时接受离子注入，形成了三角形改性区，所述改性区剖面形状利于形成顶部尺寸大于底部尺寸的第二沟槽。
附图说明
图1至图7为本发明一实施例的半导体结构形成方法中的结构示意图；
图8至图16为本发明另一实施例的半导体结构形成方法中的结构示意图。
具体实施方式
由背景技术可知，现有工艺技术形成的半导体器件存在可靠性低的问题。为此，对所述半导体器件及其形成工艺进行研究，发现在进行金属填充形成金属栅极时，易在栅极中形成空隙。该空隙造成了金属栅极的有效体积降低，导致了栅极电阻值变高；而该空隙的存在也使得器件整体力学性能变差。这两点都会导致半导体器件可靠性的降低。
经进一步分析研究发现，所述空隙的形成原因如下：在现有技术中，替代栅极的侧边与衬底表面垂直；去除替代栅极后，形成的沟槽侧边也与衬底表面垂直，沟槽顶部尺寸和沟槽底部尺寸相同。金属填充工艺采用了物理气相沉积，该方法在沟槽顶部沉积速率快，越接近沟槽底部沉积速率越慢；随着金属薄膜沉积厚度的不断增加，沟槽顶部两侧薄膜最先相接触从而形成封口，使得后续的金属无法继续填充入沟槽内部，形成了所述的空隙。随着沟槽尺寸的减小，对沟槽进行金属填充将越来越困难，形成空隙的几率也越来越高。
为解决上述问题，本发明提供一种半导体器件的形成方法，为使本方法的上述目的、特征和优点能够更为明显易懂，下面结合附图对本方法的具体实施方式做详细的说明。
参考图1，提供衬底100，所述衬底表面形成有栅介质层101、替代栅102和层间介质层103，所述替代栅102位于所述栅介质层101表面，所述层间介质层103与所述替代栅102表面齐平。
所述半导体衬底100为硅衬底、锗衬底或者绝缘体上硅(SOI)衬底。
所述栅介质层101材料为高k材料，所述高k材料为氧化铪、氮氧化铪、氧化锆或者氮氧化锆，沉积所述栅介质层101材料采用金属有机气相沉积法(MOCVD)、分子束外延法(MBE)、化学气相沉积法(CVD)、物理气相沉积法(PVD)或者原子层沉积法(ALD)。
所述栅介质层101的厚度范围是作为一实施例，所述栅介质层101的厚度为
所述替代栅102材料为多晶硅、锗、锗化硅中的一种或组合。作为一实施例，所述替代栅102材料为多晶硅，沉积所述替代栅102材料采用化学气相沉积法(CVD)。
所述替代栅102的厚度为
所述层间介质层103位于栅介质层101和替代栅102两侧，与所述替代栅102表面齐平。所述层间介质层103包括覆盖栅介质层101及替代栅102的第一层间介质层103a和覆盖所述第一层间介质层103a的第二层间介质层103b。所述第一层间介质层103a为氮化硅(SiN)或者氮氧化硅(SiON)，沉积所述第一层间介质层103a材料采用化学气相沉积法、热扩散沉积法或原子层沉积法，所述第一层间介质层103a厚度为所述第二层间介质层103b材料为氧化硅(SiO2)，沉积所述第二层间介质层103b材料采用化学气相沉积法或原子层沉积法。
参考图2，去除部分高度的替代栅102，形成第一沟槽104。
所述第一沟槽104的深度范围为替代栅102高度的4％～20％，所述第一沟槽104的侧壁与衬底100垂直，底面与衬底100平行。
形成所述第一沟槽104的方法为干法刻蚀或者湿法刻蚀。所述干法刻蚀的方法，作为一个实施例，刻蚀气体包含CF4、CH3F、CH2F2、CHF3、SF6、NF3、HBr和Cl2中一种或几种，刻蚀气体的流量为5标况毫升每分～300标况毫升每分，偏压为50V～400V，功率为200W～500W，温度为30℃～60℃，时间为10秒～30秒。所述湿法刻蚀的方法，作为一个实施例，采用四甲基氢氧化胺(TMAH)溶液，浓度范围为1％～10％，温度为10℃～50℃，时间为10秒～40秒。
参考图3，对所述层间介质层103顶角区域进行离子注入，形成改性区105。
所述离子注入的方向与垂直衬底100方向夹角为θ，θ的范围为5度～45度，离子注入的离子种类为N、P、As、F或C，注入浓度为1×1018atom/cm3～1×1020atom/cm3，注入能量为10Kev～100Kev。所述离子注入之后还包括一道热退火工艺，其目的是激活掺杂离子，消除应力缺陷。所述热退火工艺为激光热退火、尖峰退火或高温退火，温度为300℃～1500℃。
所述改性区105的高度与第一沟槽104的深度相等，所述改性区105的高度范围为
所述改性区105形成于第一层间介质层103a内部，位于第一层间介质层103a顶角区域，紧邻所述第一沟槽104侧边。
作为一个实施例，所述改性区105剖面为直角三角形，所述直角三角形包含直角边105m、直角边105n及斜边105l。其中，所述直角边105m为第一沟槽104侧边，所述直角边105n为第一层间介质层103a顶边。
作为另一个实施例，所述改性区105剖面为类直角三角形，所述类直角三角形包含直角边105m、直角边105及内凹斜边105p(参考图4)，或者包含直角边105m、直角边105及外凸斜边105q(参考图5)。
本发明实施例以改性区105剖面为直角三角形的情况作示意图。
在形成所述第一沟槽104之后采用注入方向与垂直衬底100方向成θ角的离子注入，目的是使所述第一层间介质层103a顶角区域的顶面和侧面同时接受离子注入，因此造成了在第一层间介质层103a顶角区域尖端位置的注入重叠。这部分区域获得了更高的离子注入浓度，热退火之后离子平衡扩散的更远，就形成了所述改性区105。由于离子扩散的不规则性及工艺参数的正常波动，形成的改性区105剖面就为所述直角三角形或者所述类直角三角形。
参考图6，去除所述改性区105和剩余替代栅，形成第二沟槽107，所述第二沟槽107顶部尺寸大于底部尺寸。
形成所述第二沟槽107采用干法刻蚀方法或者湿法刻蚀方法。当离子注入的离子种类不相同时，形成第二沟槽107采用的方法也不相同，下面结合实施例进行说明。
作为一个实施例，当离子注入的离子种类为N、P、As或F时，形成所述第二沟槽107，包括，先去除所述改性区105，再去除剩余替代栅。所述去除改性区105的方法为磷酸溶液的湿法刻蚀，磷酸的浓度范围为60％～90％，溶液温度为120℃～180℃，在所述磷酸溶液的湿法刻蚀下，N、P、As或F离子注入的改性区105材料对第一层间介质层103a材料的刻蚀选择比大于5。所述去除剩余替代栅的方法，采用湿法刻蚀方法或者干法刻蚀方法。所述湿法刻蚀方法采用四甲基氢氧化铵溶液(TMAH)，浓度范围为1％～10％，温度为10℃～50℃，时间为30秒～150秒。所述干法刻蚀方法，刻蚀气体包含CF4、CH3F、CH2F2、CHF3、SF6、NF3、HBr和Cl2中一种或几种的，刻蚀气体的流量为5标况毫升每分～300标况毫升每分，偏压为50V～400V，功率为200W～500W，温度为30℃～60℃，时间为40秒～120秒。
作为另一个实施例，当离子注入的离子种类为C时，形成所述第二沟槽107的方法是同时去除改性区105和剩余替代栅。所述同时去除改性区105和剩余替代栅的干法刻蚀方法，刻蚀气体包含CF4、CH3F、CH2F2、CHF3、SF6、NF3、HBr和Cl2中一种或几种，刻蚀气体的流量为5标况毫升每分～300标况毫升每分，偏压为50V～400V，功率为200W～500W，温度为30℃～60℃，时间为50秒～160秒。在所述干法刻蚀下，C离子注入的改性区105材料对第一层间介质层103a材料的刻蚀选择比大于5。
所述第二沟槽107，底部区域的侧壁与衬底100垂直，顶部区域的侧壁倾斜，顶部尺寸大于底部尺寸。
参考图7，形成填充满所述第二沟槽107的金属栅极108。
所述填充的方法为金属电镀或者物理气相沉积。
所述金属栅极108的材料为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、WSi中的一种或多种组合。
所述金属栅极108的底部区域侧壁与衬底100垂直，顶部区域侧壁倾斜，所述金属栅极108的顶部尺寸大于底部尺寸。
当改性区剖面为类直角三角形时(参考图4和图5)，本实施例的具体实施方式可参照改性区剖面为直角三角形时的实施方式，未作出示意图。
本发明还提供一种半导体器件的形成方法，为使本方法的上述目的、特征和优点能够更为明显易懂，下面结合附图对本方法的具体实施方式做详细的说明。
参考图8，提供衬底100，所述衬底表面形成有栅介质层201、替代栅102和层间介质层103，所述替代栅102位于所述栅介质层201表面，所述层间介质层103与所述替代栅102表面齐平；
所述栅介质层201的材料为氧化硅(SiO2)或者氮氧化硅(SiNO)，所述栅介质层201材料的沉积方法为热氧化法或者化学气相沉积法。
所述栅介质层201的厚度范围是
参考图9，去除部分高度的替代栅102，形成第一沟槽104。
参考图10，对所述层间介质层103顶角区域进行离子注入，形成改性区105。
作为一个实施例，所述改性区105剖面为直角三角形，所述直角三角形包含直角边105m、直角边105n及斜边105l。其中，所述直角边105m为第一沟槽104侧边，所述直角边105n为第一层间介质层103a顶边。
作为另一个实施例，所述改性区105剖面为类直角三角形，所述类直角三角形包含直角边105m、直角边105及内凹斜边105p(参考图11)，或者包含直角边105m、直角边105及外凸斜边105q(参考图12)。
本发明实施例以改性区105剖面为直角三角形的情况作示意图。
参考图13，去除所述改性区105和剩余替代栅，形成第二沟槽107，所述第二沟槽107顶部尺寸大于底部尺寸。
参考图14，去除所述栅介质层201，形成第三沟槽202，所述第三沟槽202顶部尺寸大于底部尺寸。
所述去除栅介质层201的方法为湿法刻蚀方法，所述湿法刻蚀方法采用氢氟酸溶液，HF浓度为0.05％～0.5％，溶液温度为20℃～40℃。
参考图15，形成覆盖第三沟槽202和层间介质层103的高k介质层203，得到第四沟槽204。
所述高k介质层203的材料为氧化铪、氮氧化铪、氧化锆或者氮氧化锆，所述高k介质层203材料的沉积方法为金属有机气相沉积法(MOCVD)、分子束外延法(MBE)、化学气相沉积法(CVD)、物理气相沉积法(PVD)或者原子层沉积法(ALD)。
所述高k介质层203的厚度范围是作为一实施例，所述高k介质层203的厚度为
所述第四沟槽204底部区域的侧壁与衬底100垂直，顶部区域的侧壁倾斜，顶部尺寸大于底部尺寸。
参考图16，形成填充满所述第四沟槽204的金属栅极205。
所述填充的方法为金属电镀法或者物理气相沉积法。
所述金属栅极205的材料为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、WSi中的一种或多种组合。
所述金属栅极205的底部区域侧壁与衬底100垂直，顶部区域侧壁倾斜，所述金属栅极205的顶部尺寸大于底部尺寸。
当改性区剖面为类直角三角形时(参考图11和图12)，本实施例的具体实施方式可参照改性区剖面为直角三角形时的实施方式，未作出示意图。
本发明通过具有倾斜角度的离子注入方法，对层间介质层的顶角区域进行改性，形成三角形的改性区。利用改性后的层间介质层材料相对于未改性部分有较高的刻蚀选择比这一特点，有选择性的去除所述改性区，形成顶部尺寸大于底部尺寸的沟槽，避免了在金属填充过程形成空隙，提高金属栅极有效体积，降低金属栅极的电阻率，从而提高半导体器件的可靠性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底表面形成有栅介质层、替代栅和层间介质层，所述替代栅位于所述栅介质层表面，所述层间介质层与所述替代栅表面齐平；
去除部分高度的替代栅，形成第一沟槽；
对所述层间介质层顶角区域进行离子注入，形成改性区；所述离子注入方法的离子种类为C；
同时去除所述改性区和剩余替代栅，形成第二沟槽，所述第二沟槽顶部尺寸大于底部尺寸；
形成填充满所述第二沟槽的金属栅极。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅介质层为高k值材料，厚度为
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述替代栅的厚度范围为
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述去除部分高度的替代栅的方法为干法刻蚀或者湿法刻蚀。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述离子注入方向与垂直衬底方向成5度～45度锐角。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述改性区剖面为直角三角形或者类直角三角形，形成于所述层间介质层内部，位于所述层间介质层顶角区域，紧邻所述第一沟槽侧边。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述类直角三角形具有内凹或者外凸的斜边。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述改性区高度范围为
9.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述改性区和剩余替代栅的方法为干法刻蚀或者湿法刻蚀。
10.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底表面形成有栅介质层、替代栅和层间介质层，所述替代栅位于所述栅介质层表面，所述层间介质层与所述替代栅表面齐平；
去除部分高度的替代栅，形成第一沟槽；
对所述层间介质层顶角区域进行离子注入，形成改性区；所述离子注入方法的离子种类为C；
同时去除所述改性区和剩余替代栅，形成第二沟槽，所述第二沟槽顶部尺寸大于底部尺寸；
去除所述栅介质层，形成第三沟槽，所述第三沟槽顶部尺寸大于底部尺寸；
形成覆盖第三沟槽和层间介质层的高k介质层，得到第四沟槽；
形成填充满所述第四沟槽的金属栅极。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述栅介质层为氧化硅或者氮氧化硅。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，所述替代栅的厚度范围为
13.如权利要求10所述的半导体结构的形成方法，其特征在于，所述去除部分高度的替代栅的方法为干法刻蚀或者湿法刻蚀。
14.如权利要求10所述的半导体结构的形成方法，其特征在于，所述离子注入方向与垂直衬底方向成5度～45度锐角。
15.如权利要求10所述的半导体结构的形成方法，其特征在于，所述改性区剖面为直角三角形或者类直角三角形，形成于所述层间介质层内部，位于所述层间介质层顶角区域，紧邻所述第一沟槽侧边。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述类直角三角形具有内凹或者外凸的斜边。
17.如权利要求10所述的半导体结构的形成方法，其特征在于，所述改性区高度范围为
18.如权利要求10所述的半导体结构的形成方法，其特征在于，去除所述改性区和剩余替代栅的方法为干法刻蚀或者湿法刻蚀。
19.如权利要求10所述的半导体结构的形成方法，其特征在于，去除所述栅介质层采用氢氟酸溶液。
20.如权利要求10所述的半导体结构的形成方法，其特征在于，所述高k介质层的厚度为
CN201410439752.8A 2014-08-30 2014-08-30 半导体结构的形成方法 Active CN105374751B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410439752.8A CN105374751B (zh) 2014-08-30 2014-08-30 半导体结构的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410439752.8A CN105374751B (zh) 2014-08-30 2014-08-30 半导体结构的形成方法

Publications (2)

Publication Number Publication Date
CN105374751A CN105374751A (zh) 2016-03-02
CN105374751B true CN105374751B (zh) 2019-02-12

Family

ID=55376814

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410439752.8A Active CN105374751B (zh) 2014-08-30 2014-08-30 半导体结构的形成方法

Country Status (1)

Country Link
CN (1) CN105374751B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110021560A (zh) * 2018-01-10 2019-07-16 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1379449A (zh) * 2001-04-10 2002-11-13 华邦电子股份有限公司 利用离子植入在介电层形成开口的方法
CN102386081A (zh) * 2010-09-02 2012-03-21 中芯国际集成电路制造(上海)有限公司 金属栅极的形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009047891B4 (de) * 2009-09-30 2012-02-23 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Herstellung eines Transistors mit verbesserten Füllbedingungen in einem Austauschgateverfahren durch Eckenverrundung vor dem vollständigen Entfernen eines Platzhaltermaterials
US9490342B2 (en) * 2011-06-16 2016-11-08 United Microelectronics Corp. Method for fabricating semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1379449A (zh) * 2001-04-10 2002-11-13 华邦电子股份有限公司 利用离子植入在介电层形成开口的方法
CN102386081A (zh) * 2010-09-02 2012-03-21 中芯国际集成电路制造(上海)有限公司 金属栅极的形成方法

Also Published As

Publication number Publication date
CN105374751A (zh) 2016-03-02

Similar Documents

Publication Publication Date Title
TWI590383B (zh) 半導體裝置結構與其形成方法
CN102487010B (zh) 一种金属栅极及mos晶体管的形成方法
CN104347422B (zh) 带静电释放保护电路的沟槽式mos晶体管的制造方法
TW201511182A (zh) 用於分裂閘極非依電性記憶體胞元之自我對準源極的形成技術
US9419089B1 (en) Semiconductor structure and manufacturing method thereof
CN105428237A (zh) Nmos晶体管及其形成方法
CN109994547A (zh) 半导体器件及其形成方法
CN109841572A (zh) 制造半导体器件的方法
CN103035561B (zh) 深沟槽顶部倾斜角形成的工艺方法
US20170194444A1 (en) Methods and structures for a split gate memory cell structure
CN104681424B (zh) 晶体管的形成方法
CN106449404B (zh) 半导体结构及其形成方法
CN105655383A (zh) 半导体结构及其形成方法
CN106847698A (zh) 半导体器件以及改善半导体器件性能的方法
CN103377928A (zh) 半导体结构的形成方法、晶体管的形成方法
CN105374751B (zh) 半导体结构的形成方法
CN103854964B (zh) 改善沟槽栅分立功率器件晶圆内应力的方法
US20150129939A1 (en) Method and structure for forming contacts
CN102683189B (zh) 一种金属栅极及mos晶体管的形成方法
CN103474335B (zh) 小线宽沟槽式功率mos晶体管的制备方法
CN104282550B (zh) 肖特基二极管的制造方法
CN103367159B (zh) 半导体结构的形成方法
CN102655092B (zh) 晶体管的制备方法
CN102867749B (zh) Mos晶体管的形成方法
CN102856178B (zh) 金属栅极和mos晶体管的形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant