CN105320211A - 一种考虑时钟停振情况的无毛刺切换时钟管理电路 - Google Patents

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Abstract

本发明提供一种考虑时钟停振情况的无毛刺切换时钟管理电路，所述时钟管理电路，包括：考虑时钟停振情况的时钟切换电路、时钟停振检测电路和永不停振时钟切换电路；所述考虑时钟停振情况的时钟切换电路分别与所述时钟停振检测电路和所述永不停振时钟切换电路相连。本发明可以在高频时钟出现停振情况时自动切换到RC时钟，而不会导致系统因时钟信号丢失而停止工作。

Description

一种考虑时钟停振情况的无毛刺切换时钟管理电路
技术领域
本发明涉及超大规模集成电路中多时钟切换的管理领域，具体讲涉及一种考虑时钟停振情况的无毛刺切换时钟管理电路。
背景技术
随着集成电路设计和制造技术的日新月异，单片集成的晶体管数目与日俱增，同时芯片规模和复杂度也成为了设计不得不面对的挑战。
通常在大规模的数字电路实现中，以片上系统(SoC)为例，不同模块会工作在不同的时钟域下，从而在满足计算性能要求的前提下尽可能地降低因信号翻转带来的动态功耗。更有甚者，某个模块会在运行过程中因计算负荷的改变而切换时钟频率，比如DVFS(dynamicvoltagefrequencyscaling)技术。
现有技术中，通常芯片中会包含几种时钟信号：
1、RC振荡器产生的时钟，这种时钟的特点是温度特性较差，频率稳定性差，一般该时钟频率较低。但是只要芯片工作时钟信号即存在，通常用于启动时PLL稳定前的时钟。
2、晶振时钟，通常需要晶体配合起振电路来产生时钟，由于晶体可能失效，起振电路可能有设计缺陷，所以该时钟有可能在极端温度环境或震动环境中失效，该时钟频率稍高，从几MHz到几十MHz不等。
3、PLL时钟，通常对于芯片工作时钟频率较高的情况，会通过PLL倍频晶振时钟来产生时钟信号，PLL集成于芯片内。这种时钟频率最高，且时钟信号质量最好，但设计难度最大，且仍有失锁停振的可能。
一旦时钟管理模块设计不当，当芯片工作于晶振时钟或PLL时钟驱动下时出现时钟信号停振的现象，则会导致芯片无法再切换回RC时钟，而只能通过复位返回初始状态。
时钟信号作为驱动电路运行的关键信号，其信号质量对于电路正确运行至关重要，对于毛刺和抖动的容忍度极低。
在多时钟系统中，时钟信号的产生、时钟信号停振的检测、时钟信号间的无毛刺切换均为需要关注和解决的问题。
发明内容
为克服上述现有技术的不足，本发明提供一种考虑时钟停振情况的无毛刺切换时钟管理电路。要求系统内至少有一个永不停振的低频时钟，例如低频RC时钟，该时钟可能信号质量较差，抖动严重，占空比不严格为50％，只作为其他时钟无法使用时的备用时钟。其余时钟可能为由晶振振荡产生的时钟、锁相环倍频产生的高频时钟、由高频时钟分频得来的其他低频时钟等，这些时钟的信号质量较好，在通常情况下可以驱动后续电路正常动作。
实现上述目的所采用的解决方案为：
一种考虑时钟停振情况的无毛刺切换时钟管理电路,所述时钟管理电路，包括：考虑时钟停振情况的时钟切换电路、时钟停振检测电路和永不停振时钟切换电路；所述考虑时钟停振情况的时钟切换电路分别与所述时钟停振检测电路和所述永不停振时钟切换电路相连。
优选的，所述考虑时钟停振情况的时钟切换电路用于进行LRC时钟和其他时钟之间的切换，其中LRC时钟永不停振，但其他时钟则可能停振；这种时钟切换电路不会因为除LRC时钟之外的另一个时钟停振而导致无法进行切换。
所述考虑时钟停振情况的时钟切换电路包括lclk时钟域和hclk时钟域；
所述lclk时钟域使用LRC时钟输入；
所述hclk时钟域使用其他高频时钟输入，要求hclk时钟频率大于LRC时钟频率。
优选的，所述时钟停振检测电路用于监控hclk时钟域是否停振，hclk时钟域的计数器通过2线握手的方式被lclk时钟域内的计数器采样，采样值再赋值给lclk时钟域内的另一个计数器，即lclk时钟域内保存了两次采样值，当两次采样值相等时，判断hclk已经停振并输出一个低有效信号给考虑时钟停振情况的时钟切换电路，使之切换到lclk时钟域。
进一步的，所述计数器的位宽N要大于log2(fhclk/flclk)，fhclk为hclk的时钟频率，flclk为lclk的时钟频率。
优选的，所述永不停振时钟切换电路模块在RC时钟、晶振时钟、PLL时钟之间切换，包含且不限于以上三种时钟，时钟切换电路模块的个数可以根据系统应用情况进行调整，时钟切换模块的个数V与时钟个数M的关系为V＝M-1；
永不停振时钟切换电路使用互锁的方式实现无毛刺的时钟切换。
与现有技术相比，本发明具有以下有益效果：
当高频时钟出现停振情况时自动切换到RC时钟，而不会导致系统因时钟信号丢失而停止工作。
附图说明
图1：本发明提供的考虑时钟停振情况的时钟切换电路结构图；
图2：本发明提供的时钟停振检测电路结构图；
图3：本发明提供的永不停振时钟切换电路结构图；
图4：本发明提供的时钟管理模块顶层设计结构图。
具体实施方式
下面结合附图对本发明的具体实施方式做进一步的详细说明。
本发明提供的技术方案是一种考虑时钟停振情况的无毛刺切换时钟管理电路,该时钟管理电路主要有两大功能：
1)时钟切换：主要进行低频RC时钟(通常频率为几十kHz，以下简称LRC时钟)、高频RC时钟、晶振时钟以及PLL输出时钟之间的无毛刺切换。
2)停振保护：当晶振失效、起振失败、或PLL锁定失败的情况下将系统时钟切回到LRC时钟之上。其中LRC时钟在系统上电后就会起振工作，并且通常情况下不会停振，即默认LRC时钟为系统中唯一永久存在的时钟。
时钟管理电路由三部分子电路构成，分别为考虑时钟停振情况的时钟切换电路(lh_switch)、时钟停振检测电路(lh_switch_wdt)和永不停振时钟切换电路(cross_switch)
(1)考虑时钟停振情况的时钟切换电路lh_switch
lh_switch负责进行LRC时钟和其他时钟之间的切换。其中系统认为LRC时钟永不停振。
模块结构图如图1所示，其中q1、q3在lclk时钟域，q2、q4在hclk时钟域。
表1lh_switch子电路引脚信号说明
系统要求LRC为系统内最慢时钟。
当系统由lclk切换到hclk时，sel由1变0。sel信号最先到达q2前的与门，但另一路信号需要经过q1、q3的两级同步到达q2前的与门，此时lclk已经被q3的输出0，在q3后的与门处gating掉。再经过两个hclk时钟周期out_clk输出hclk。
当系统由hclk切换到lclk是，sel由0变1。q2、q4输出0，因为hclk比lclk快，所以hclk首先在q4后的与门处被gating掉，此时sel信号还未传输到q3的输出。
以上，可以实现无毛刺的时钟切换。
当hclk由某种原因停掉之后，wdt_rst_n变为低。将out_clk切换到lclk上，在wdt_rst_n变为高后，可以自动切换回hclk。
(2)时钟停振检测电路lh_switch_wdt
lh_switch_wdt模块用于监控hclk是否停振。在hclk停振时输出一个低有效信号wdt_rst_n。模块结构如图2所示。
表2lh_switch_wdt子电路引脚信号说明
PIN 方向 说明
lclk input LRC时钟输入
hclk input 其他高频时钟输入，要求hclk时钟频率大于LRC时钟
wdt_rst_n output 高频时钟watch dog复位信号，低电平有效
其中，Nbitcounter的位宽N为可配置参数，可以根据lclk和hclk的频率倍数配置。hclk时钟域的计数器通过2线握手的方式被lclk时钟域内的计数器采样，采样值再赋值给lclk时钟域内的另一个计数器，即lclk时钟域内保存了两次采样值。当两次采样值相等时，即意味着hclk已经停振了，输出一个低有效的wdt_rst_n信号给lh_switch模块，使之切换到lclk上。
需要注意的是，计数器的位宽N要足够大，远大于log2(fhclk/flclk)，这样才可以保证lclk两次采样hclk时钟域内的计数器时，计数器不会因为fhclk/flclk存在倍数关系而恰好记录到相同数值。
(3)永不停振时钟切换电路cross_switch
cross_switch模块在RC时钟、晶振时钟、PLL时钟之间切换。cross_switch的输入时钟因为经过lh_switch处理，已经可以保证为永不停振的时钟(如果hclk停振会切换到lclk上)。
cross_switch使用互锁的方式实现无毛刺的时钟切换，对于两个时钟输入的频率关系没有快慢的要求。模块结构如图3所示。
表3cross_switch模块引脚说明
PIN 方向 说明
clk_a input a时钟输入
clk_b input b时钟输入
select input 时钟选择信号，0‐clk_b；1‐clk_a
reset_n input 复位信号，复位后选择clk_a，低有效，可以不使用
out_clk output 时钟输出
由于控制信号交叉通过两级锁存，所以在时钟切换的过程中会出现一定时间的无时钟间隙，对于系统工作无影响。
采用这种互锁的方式实现无毛刺切换，其缺点是如果某一个时钟停振，会导致控制信号无法传递，使得时钟信号不能切换。但由于在此模块之前已经使用lh_switch对时钟进行了停振保护的处理，所以可以避免因某个时钟停振而导致无法切换的问题。
永不停振时钟切换电路的实现方式较多，亦可为其他更精简结构。
(4)时钟管理模块顶层设计
本节给出时钟管理模块的顶层设计示例，在本例中系统共有低频RC时钟lrc_clk、晶振时钟osc_clk、锁相环时钟pll_clk和其他时钟other_clk四个时钟，但本专利所阐述的方法不仅限于4个时钟输入，可以根据应用需求扩展至更多时钟的切换管理。
如图4clk_top所示。其中lh_switch即lh_switch子电路，lh_switch_wdt即lh_switch_wdt子电路，cross_switch即cross_switch子电路。lh_switch的select输入固定接为0，即默认选择hclk。lh_switch_wdt监测hclk的停振与否，在hclk停振时输出复位信号wdt_rst_n给lh_switch，将时钟切换为lclk。lh_switch输出的lh_clk_o[2:0]再经过cross_switch的选择最终输出为clk_o，送入系统驱动后续数字电路。
表4clk_top引脚信号说明
PIN 方向 说明
lrc_clk input 低频RC时钟输入
osc_clk input 晶振时钟输入
pll_clk input PLL时钟输入
other_clk input 其他时钟输入
clk_sel[2:0] input 时钟选择信号
clk_o output 时钟输出
当clk_sel取不同的值时，选通的时钟如下表所示。
表5clk_sel[2:0]选通说明
clk_sel 选通时钟
3’b000 lrc_clk
3’b001 osc_clk
3’b01X pll_clk
3’b1XX other_clk
系统中的每个可能停振的时钟都会通过时钟停振检测电路进行检测是否已经停振，输出一个判断信号送给考虑时钟停振情况的时钟切换电路进行时钟切换选择。如果已经停振则通过考虑时钟停振情况的时钟切换电路切换至LRC时钟(一个永不停振的芯片内时钟)，若干个时钟信号(如图4所示)后续再通过不考虑停振情况的设计紧凑的时钟切换电路根据clk_sel控制字进行选择，最终输出一个时钟信号供给后续电路使用。
最后应当说明的是:以上实施例仅用于说明本申请的技术方案而非对其保护范围的限制,尽管参照上述实施例对本申请进行了详细的说明,所属领域的普通技术人员应当理解:本领域技术人员阅读本申请后依然可对申请的具体实施方式进行种种变更、修改或者等同替换，但这些变更、修改或者等同替换，均在申请待批的权利要求保护范围之内。

Claims (5)

1.一种考虑时钟停振情况的无毛刺切换时钟管理电路，其特征在于，所述时钟管理电路，包括：考虑时钟停振情况的时钟切换电路、时钟停振检测电路和永不停振时钟切换电路；所述考虑时钟停振情况的时钟切换电路分别与所述时钟停振检测电路和所述永不停振时钟切换电路相连。
2.如权利要求1所述的时钟管理电路，其特征在于，所述考虑时钟停振情况的时钟切换电路用于进行LRC时钟和其他时钟之间的切换，其中LRC时钟永不停振；
所述考虑时钟停振情况的时钟切换电路包括lclk时钟域和hclk时钟域；
所述lclk时钟域使用LRC时钟输入；
所述hclk时钟域使用其他高频时钟输入，要求hclk时钟频率大于LRC时钟频率。
3.如权利要求1所述的时钟管理电路，其特征在于，所述时钟停振检测电路用于监控hclk时钟域是否停振；
hclk时钟域的计数器通过2线握手的方式被lclk时钟域内的计数器采样，采样值再赋值给lclk时钟域内的另一个计数器，即lclk时钟域内保存了两次采样值，当两次采样值相等时，判断hclk已经停振并输出一个低有效信号给所述考虑时钟停振情况的时钟切换电路，使之切换到lclk时钟域。
4.如权利要求3所述的时钟管理电路，其特征在于，所述计数器的位宽N大于log2(fhclk/flclk)，fhclk为hclk时钟域的时钟频率，flclk为lclk时钟域的时钟频率。
5.如权利要求1所述的时钟管理电路，其特征在于，所述永不停振时钟切换电路模块在RC时钟、晶振时钟、PLL时钟之间进行选择切换并输出无毛刺时钟；
时钟切换模块的个数V与时钟个数M的关系如下式：V＝M-1；
所述永不停振时钟切换电路使用互锁的方式实现无毛刺的时钟切换。
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