CN105304599A - 集成电路装置 - Google Patents

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Abstract

集成电路装置包括：凸缘，所述凸缘包括导电材料；设置在凸缘表面的晶体管管芯；第一导电元件，所述第一导电元件电连接到晶体管管芯以允许电流从晶体管管芯流出；其中凸缘包括一个或多个厚度减少的部分，所述一个或多个厚度减少的部分被配置为控制通过凸缘流到晶体管管芯的电流。

Description

集成电路装置
技术领域
本申请涉及包括例如晶体管和/或放大器的有源元件的集成电路装置，以及涉及在这样的布置中的电流返回路径的配置。
背景技术
在RF功率基站放大器技术中存在这样的趋势：在一个封装中包含大量有源晶体管以在获得所需功率水平的同时节约成本。然而，在这种情况下，可能发生电流分布影响。也就是说，在封装中的多个有源晶体管的存在可能影响电流/电压如何在管芯上的空间分布。这对放大器的性能可能是有害的，因为它可能引起效率损失和在输出功率中的损失。在一些情况中，这种损失可能达到在效率中的5％之多和在输出功率中的15％之多。
发明内容
根据本申请的一个方面，提供一种集成电路装置，包括：
凸缘，所述凸缘包括导电材料并具有表面；
设置在凸缘表面的晶体管管芯；
第一导电元件，所述第一导电元件电连接到晶体管管芯以允许电流从晶体管管芯流出；
其中凸缘包括一个或多个厚度减少的部分，所述一个或多个厚度减少的部分被配置为控制通过凸缘流到晶体管管芯的电流。
一个或多个厚度减少的部分可能增加集成电路装置中的电路路径的电感、电抗和阻抗中的一个或多个，从而可能增加集成电路装置的效率。这可能是有利的，因为一个或多个厚度减少的部分可能有助于在基板和凸缘之间更加均匀地分布电流。一个或多个厚度减少的部分可能通过调节到晶体管管芯的电流分布来影响通过晶体管管芯的阻抗。
厚度减少的部分的厚度可能是大部分凸缘的厚度的50％至95％之间。凸缘的厚度可能大约是1mm或2mm。例如，大部分凸缘的厚度可能是1mm，厚度减少的部分的厚度可能是0.8mm(即，厚度减少0.2mm或20％)。
一个或多个厚度减少的部分可能与凸缘表面的一个或多个凹陷相应。这些凹陷的深度可能是几百微米(例如，100微米至300微米之间、300微米至500微米之间、500微米至800微米之间，和800微米至1000微米之间中的至少一个)。这些凹陷可能是在制造过程中刻入凸缘的。优点可能包括厚度减少的部分可能比例如增加额外的元件以控制电感更加机械稳定。另外，可以理解的是，这种厚度减少的部分可能易于制造。另外，厚度减少的部分的效果可能敏感与它们的精确结构(例如尺寸，位置，形状)。因此，可以容纳相对大的制造公差。
凹陷具有侧壁，该侧壁用凸缘的表面形成优角(大于180°小于360°)。凹陷可能具有从底壁的表面延伸，并且可能垂直于底壁表面的侧壁。底壁的表面可能大体上与凸缘的表面平行。
凹陷可能被比凸缘的导电性更低的材料填满(例如绝缘体)。
一个或多个凹陷可能包括伸长的沟槽。
晶体管管芯包括伸长的晶体管条，其中伸长的沟槽与伸长的晶体管条并排设置。
晶体管管芯可能包括多个晶体管(例如高达100个晶体管)。
集成电路装置包括布置在晶体管管芯和第一输出端之间的伸长的电容器条，其中所述沟槽位于伸长的电容器条和第一输出端之间。
集成电路装置包括布置在晶体管管芯和第一输出端之间的伸长的电容器条，其中所述沟槽位于伸长的电容器条和伸长的晶体管管芯之间。
集成电路装置包括第二导电元件，第二导电元件被配置为提供管芯和第二输出端之间的电连接。
集成电路装置包括第二导电元件，第二导电元件被配置为提供管芯和输入端之间的电连接。
这里披露的任何导电元件可能是引线。
集成电路装置可能包括两个或更多伸长的晶体管管芯。两个或更多伸长的晶体管管芯首尾相连布置在凸缘的表面上。
晶体管管芯可能包括MOSFET或基于LDMOS的晶体管。
晶体管管芯可能是集成的放大器管芯。
可以理解的是，厚度减少的部分的位置和方位可能取决于以下的一个或多个：有源元件的数量，有源元件之间的间隔，有源元件的相对位置，匹配配置，以及电流的频率。“匹配配置”(或“匹配网络拓扑”)可能涉及网络如何修改以适应将晶体管的阻抗变换到更接近最终应用(例如使用电容器和电感器，如键合线)。典型的拓扑包括，例如，“Inshin”，“低通”，“Inshin低通”，“Inshin后键合″等，凹陷可能以这种方式放置来补偿阻抗分布的不均衡。
集成电路装置可能包括超模压塑料(OMP)包装。厚度减少的部分可能用OMP封装来改进锁定连接。亦即，OMP可能被配置为机械地夹进沟槽中(例如从而OMP滑入沟槽中，或与沟槽具有合适的摩擦)。
基板可能包括散热部分和与散热部分毗邻的印刷电路板(PCB)部分。凸缘可能被设置在散热部分的顶部。
贯穿整个说明书，与相对方位或位置有关的描述，如“后面”、“前面”、“顶部”、“底部”、“侧面”和其中衍生出的任何形容词和副词，被用于表示在附图中出现的半导体器件的方位。然而，这样的描述不是为了以任何方式限制所要记载的实施方式或所要求保护的发明。
集成电路装置可能还包括超模压塑料封装，被配置为将以下部件封入内部：凸缘；管芯；和第一导电元件的至少一部分。这样封装可能提供超模压塑料封装和基板之间的空隙。
凸缘的密封可能有利地改善将超模压塑料封装机械地锁定到集成电路装置的剩余部分。
集成电路装置可能还包括：第二导电元件，第二导电元件被配置为提供管芯和第二输出端之间的独立的电连接，第二输出端设置在远离第一输出端的基板上。
集成电路装置可能还包括：设置在管芯上的第一晶体管元件，第一晶体管元件被配置为提供和/或接收来自第一导电元件的电信号；设置在管芯上的第二晶体管元件，第二晶体管原件不同于第一晶体管元件，第二晶体管元件被配置为提供和/或接收来自不同的导电元件的电信号。
第一晶体管元件可能形成放大器的部分。第二晶体管元件可能形成放大器的部分。
集成电路装置可能包括功率放大器。集成电路装置可能包括多赫蒂放大器。第一有源元件可能形成峰值放大器的部分。第二有源元件可能形成主放大器的部分。集成电路装置可能包括一个或多个双封装(dual-inpackage)AB级放大器，集成电路装置可能包括一个或多个推拉放大器。
可能提供一种通讯设备，射频设备，移动设备或基站设备，包括本文所披露的任何集成电路装置。
可能提供一种集成电路封装，包括本文披露的任何集成电路装置，第一导电元件，第一导电元件被配置为连接到基站的第一输出端；凸缘，凸缘被配置为连接到基板上的电流返回端。
集成电路装置可能包括设置在基板上的凸缘和设置在凸缘上的管芯。集成电路的有源元件可能包括晶体管和/或放大器。有源元件可能设置在管芯上。基板可能包括印刷电路板(PCB)部分和散热部分，散热部分毗邻PCB部分。
凸缘可能被设置在基板的散热部分上和可能直接与散热部分接触。
集成电路装置可能具有设置在基板上的输出端。该输出端可能通过导电元件和键合线电耦合到管芯。在应用中，电流可能从管芯通过键合线和导电元件流到输出端。在应用中，电流需要流过返回路径，返回路径从基板返回到管芯。这里披露的例子可能涉及改善集成电路装置中的电流返回路径的设计。
附图说明
通过示例的方式根据以下附图描述本发明的实施例，其中：
图1a示出了包括两个有源晶体管管芯的集成电路装置；
图1b示出了在凸缘中的电流分布用于具有单个晶体管管芯的集成电路装置；
图1c示出了作为沿着如图1b所示的晶体管的纵轴延伸的位置的函数的凸缘的阻抗图；
图2a示出了在用于具有单个晶体管管芯的集成电路装置的凸缘中的电流分布；
图2b示出了作为沿着如图2a所示的晶体管的纵轴延伸的位置的函数的凸缘的阻抗图；
图3是包括多个有源晶体管的集成电路装置的实施例的俯视图，每个有源晶体管平行配置；
图3b是穿过图3a的集成电路装置的截面图；
图3c是电流分布示出了阻抗如果在凸缘上分布，晶体管管芯设置在凸缘上；和
图3d示出了凸缘的阻抗作为沿着纵轴延伸的位置的函数。
具体实施方式
为了方便的缘故，在图中描述的不同的实施例提供了与较早描述的实施例的相似的特征相应的参考数字。例如，特征数字1可能与数字101，201，301等相应。
对于由单个有源晶体管管芯组成的集成电路装置(例如放大器)，沿着有源管芯的射频(RF)电流的分布中的不均匀性的程度一般可能是可接受的。
然而，如果在相同的封装中放入两个或更多放大器管芯，那么不均匀性可能增加至不能接受的水平。这种不均匀性可能对总体性能产生不利影响并可能导致效率和输出功率的损失。
这里披露的实施例涉及通过在封装的金属凸缘中的特定位置(例如在管芯的前方)上放置一个或多个厚度减少的部分(例如凹陷或沟槽)来减轻电流(特别是射频电流)的不均匀分布。
这些一个或多个厚度减少的部分可能被配置为从晶体管的一些部分看到的局部改变有效电感，从而导致电流分布的修改。通过改善这些凹陷的位置、尺寸和性质，可以改善分布效果。
厚度减少的部分可以在封装的放大器的输入侧或输出侧实施(或者在输入侧和输出侧都实施)。
图1a示出了包括典型的封装的放大器100的集成电路装置，封装的放大器100包括多个有源晶体管管芯105a、105b，每一个晶体管平行配置。图1b是模拟的电流分布图示出了电流是如何在凸缘112上分布的，晶体管管芯105a、105b设置在该凸缘112上(在本实施例中用于模拟的电流的频率是2GHz)。该模拟显示与功率相应的特性是大约100W。图1c示出了凸缘112的阻抗作为沿着纵轴131延伸的位置的函数。在晶体管条区和凸缘之间测量阻抗。例如，晶体管管芯包括：与凸缘接触的导电的管芯本体；与管芯本体接触的绝缘的管芯氧化物(可能是数十微米厚度，例如10微米至50微米厚度)；晶体管条与管芯氧化物接触，在晶体管条和管芯本体的顶部(例如穿过管芯氧化物)之间测量阻抗。如果管芯本体也是由可能是数百微米(例如100微米至500微米之间)的绝缘材料(例如氮化镓)形成，那么在晶体管条和凸缘之间测量阻抗。在晶体管条和下面的导体(例如凸缘，或者管芯本体中的导体)之间的阻抗可能被电流影响，相应地，电流可能被凸缘中的厚度减少的部分影响。
在这种情况下，集成电路装置100包括两个平行布置的有源晶体管管芯105a、105b。在这种情况下，两个伸长的晶体管管芯105a，105b首尾相连布置在凸缘112的表面。
在这种情况下，每个有源晶体管管芯105a，105b可能形成一个或多个放大器的部分，其中装置100包括多赫蒂放大器。理想的可能是包括在同一个集成电路中的多赫蒂放大器的主放大器和峰值放大器以最小化总尺寸和器件的重量。然而，总体布置的尺寸越小，峰值放大器和主放大器可能彼此之间的电隔离越差。多赫蒂放大器的两个放大器的好的隔离对多赫蒂放大器的高效操作是有利的。
在这种情况下，集成电路装置包括两个并列部分，每个包括预匹配电容器条103a、103b，有源晶体管管芯105a、105b(在本实施例中是有源晶体管条)和后匹配电容器条107a、107b。在并列部分的每一个中，有源晶体管管芯105a、105b位于预匹配电容器条103a、103b和后匹配电容器条107a、107b之间。这些有源晶体管管芯通过连接元件104a、104b、106a、106b电连接到预匹配电容器条和后匹配电容器条，在本实施例中连接元件是键合线。
在本实施例中，集成电路还包括输入导电元件101(在本实施例中是用于栅极端的引线)和输出导电元件109(在本实施例中是用于漏极端的引线)。输入导电元件101经由预匹配电容器条104a、104b连接到晶体管管芯105a、105b。输入导电元件101经由连接元件102a、102b连接到预匹配电容器条104a、104b，在本实施例中连接元件是键合线。输出导电元件109在本实施例中通过连接元件108a、108b(例如键合线)直接连接到有源晶体管管芯105a、105b。
电容器103a、103b、107a、107b和连接元件102a、102b、104a、104b、106a、106b、108a、108b被用于实现对于特定应用所需要的阻抗水平。
在本实施例中，晶体管管芯105a、105b和预匹配电容器103a、103b和后匹配电容器107a、107b位于单个凸缘112的表面，凸缘112包括导电材料(例如，铁)。在本实施例中，绝缘的环形框111被设置在凸缘上以支撑部分输入和输出导电元件101、109。
图1b示出了模拟的电流分布图，其显示了流经与两个有源晶体管管芯中的一个的输出的一半相应的凸缘112的部分的电流。亦即，记载了位于晶体管管芯105a、后匹配电容器条107a和输出导电元件109下方的凸缘112的部分。还示出了连接元件106a、108a的位置。图1a示出的两个晶体管管芯的第二晶体管105b位于图1b的右侧。
图1b示出的模拟指出了在第一和第二晶体管管芯105a、105b之间的不想要的耦合，因为流经最接近两个晶体管管芯(图1b的右侧)的凸缘中的电流比流经较远离两个晶体管管芯之间的区域(图1b的左侧)的凸缘中的电流高很多。
可以理解的是，在本实施例中，由于首尾相连的晶体管管芯105a、105b的对称布置，流经与两个有源晶体管管芯中的另一个105b相应的凸缘部分的电流将是图1b的镜像图案(例如反映与集成电路装置的纵轴131垂直的镜像平面)。
图1c示出了两个管芯的对称性质，其示出了凸缘112的阻抗作为沿着晶体管的纵轴131的位置的函数图像。左边的线191a描述了图1b中的凸缘112的相应的部分，以及右边的线191b描述了用于另一个晶体管105b的凸缘的相应的部分。
在本实施例中，当阻抗大约为19Ω时晶体管管芯105a、105b的运行最有效。如果阻抗比这个高很多(例如30Ω)或者比这个低很多(例如12Ω)，那么晶体管管芯在低得多的效率下运行。如图1c所示，最接近两个晶体管105a、105b之间的区域的晶体管管芯的部分具有太高的阻抗，而最接近外部的晶体管管芯105a、105b的部分具有太低的阻抗。只有向着各自的晶体管管芯中心的部分具有允许晶体管在大约最佳效率处运行的阻抗水平。
可以理解的是对于最佳阻抗的特定值在不同实施例中是不同的。在这种情况下，沿着晶体管管芯的长度的阻抗的相对变化大约在±50％。如下所述，包含厚度减少的部分可以减小相对变化的程度。
图2a是凸缘212中的模拟电流分布图，其中，集成电路仅有单个晶体管管芯205(在本实施例中是有源晶体管条)，而不是如图1a所示的具有两个晶体管管芯。对于本实施例中模拟的电流频率是2GHz。亦即，图2a示出了当不受相邻晶体管管芯影响时单个晶体管管芯如何运行。
和图1b一样，图2a示出了位于晶体管管芯205，后匹配电容器条207，输出导电元件209，和连接元件206、208的下方的凸缘212的部分。如图2a所示，与集成电路中存在两个管芯相比，沿着晶体管管芯的纵轴的电流分布更加一致。
图2b示出了作为沿着如图2a所示的晶体管的纵轴231延伸的位置的函数的凸缘212的阻抗图。为了与图1c相比，轴的比例尺保持不变。在本实施例中，由于只有一个晶体管，因此在图2a中只有一条线291与凸缘的部分相应。
和图1c的实施一样，当凸缘的阻抗约19Ω时晶体管管芯的运行最有效。如图2b所示，整个晶体管管芯经历的阻抗为约19Ω并且因此可以在大约最佳效率下运作。可以理解的是，即使在这种情况下，在阻抗中也存在一些变化(例如，管芯的末端可能具有与中心不同的阻抗)。与图1c的变化在±50％左右相比，在这种情况下变化小于±10％。
图3a是包括多个有源晶体管的集成电路装置的实施例的俯视图，每个有源晶体管平行配置。图3b是穿过图3a的集成电路装置的截面图；图3c是电流分布示出了阻抗如何在凸缘上分布，晶体管管芯设置在凸缘上(对于该模拟的电流的频率是2GHz)。图3d示出了凸缘的阻抗作为沿着纵轴延伸的位置的函数。
和图1a所示的实施例一样，在图3a和3b所示的实施例中，集成电路装置300包含两个有源晶体管管芯305a和305b平行布置。在这种情况下，两个伸长的晶体管管芯305a，305b首尾相连布置在凸缘312的表面。
在这种情况下，集成电路装置包括两个并列部分，每个包括预匹配电容器条303a、303b，有源晶体管管芯305a、305b(在本实施例中是有源晶体管条)和后匹配电容器条307a、307b。在本实施例中，有源晶体管管芯305a、305b位于预匹配电容器条303a、303b和后匹配电容器条307a、307b之间。这些有源晶体管管芯通过连接元件304a、304b、306a、306b电连接到预匹配电容器条303a、303b和后匹配电容器条307a、307b，在本实施例中连接元件是键合线。
在本实施例中，集成电路装置300包括输入导电元件301(在本实施例中为用于栅极端的引线)和输出导电元件309(在本实施例中为用于漏极端的引线)。在本实施例中，输入导电元件301经由预匹配电容器条303a、303b连接到晶体管管芯305a、305b。输入导电元件301经由连接元件302a、302b连接到预匹配电容器条303a、303b，在本实施例中连接元件是键合线。输出导电元件309在本实施例中通过连接元件308a、308b(例如键合线)直接连接到有源晶体管管芯305a、305b。
在本实施例中，晶体管管芯305a、305b和预匹配电容器303a、303b和后匹配电容器307a、307b位于单个凸缘312的表面，凸缘312包括导电材料(例如，铁)。在本实施例中，绝缘的环形框311被设置在凸缘312上以支撑部分输入和输出导电元件301、309。凸缘设置在散热器319上。
在本实施例中，凸缘312包括在后匹配电容器条307a、307b和输出(漏极)导电元件309之间的两个厚度减少的部分344a，344b。在本实施例中，厚度减少的部分344a、344b每一个包括凹陷，凹陷的形式为伸长的沟槽，其中伸长的沟槽344a、344b的纵轴平行于晶体管条的纵轴331。
图3a还示出了其它位置341a，341b，342a，342b，343a，343b用于伸长的沟槽。可以理解的是，其它实施例的凸缘可能具有位于一个或多个其它可选的位置上的厚度减少的部分，代替上述描述的两个厚度减少的部分344a、344b或在上述描述的两个厚度减少的部分344a、344b之外。亦即，在一个或多个以下位置可能存在厚度减少的部分：在输入导电元件和预匹配电容器条之间341a、341b；在预匹配电容器条和有源晶体管管芯之间342a、342b；在有源晶体管管芯和后匹配电容器条之间343a、343b；在后匹配电容器条和输出导电元件之间344a、344b。厚度减少的部分的理想位置和纵向宽度取决于多个因素例如频率和匹配配置。然而，可以通过使用3DEM模拟工具来识别。EM模拟工具是CAD软件，该CAD软件允许在任意的3D结构中的电磁效应的精确模仿。在我们的实施例中，允许识别对于每个特定情况的凹陷的理想位置和尺寸。使用这些类型的工具可以节约成本和时间消耗试验设计(DOE)周期。
在这种情况下，厚度减少的部分比大部分凸缘要薄50％。在本实施例中，如图3所示，厚度减少的部分344a、344b包括从凸缘的顶部延伸或延伸到凸缘的顶部的凹陷(在凸缘的表面设置晶体管条和电容器)。在本实施例中，凸缘的底面是平的。可以理解的是，在其它实施例中，厚度减少的部分可能由凸缘底面(与晶体管管芯设置在其上的表面相反)上的凹陷提供，或在凸缘的顶面和地面上可能都有相应的凹陷。
在本实施例中，凹陷具有侧壁，该侧壁用凸缘的表面形成优角。在本实施例中，优角大约是270°。在本实施例中，厚度减少的部分具有侧壁，该侧壁从凹陷的底壁表面延伸出去(在本实施例中是垂直延伸)，底壁表面大体上与凸缘的表面平行。因此，侧壁也可以说成是从凸缘的表面延伸出去。在本实施例中，侧壁从凸缘的表面垂直延伸出去。
厚度较少的部分的效果是限制返回电流路径通过凸缘到晶体管管芯(在图3b中示出了一个电流路径361)。这是因为电流不能通过厚度减少的部分的沟槽344。其效果是增加了凸缘的这部分的电感(与没有相应的厚度减少的部分的凸缘相比)。
与图1b和图2a一样，图3c示出了电流图，显示了与两个有源晶体管管芯305a的一个的输出的那一半相应的凸缘的部分中的电流。亦即，记载了在晶体管管芯305a、后匹配电容器条307a和输出导电元件306a、308a下方的凸缘的部分。图3a中描述的两个晶体管管芯的第二晶体管305b将被设置在图1b的右侧。如图3c所示，沿着晶体管管芯的纵轴331的电流分布具有很高的一致性。
图3d示出了凸缘的阻抗作为沿着图3a和3b所示出的晶体管的纵轴的位置的函数。为了与图1c(和图2b)相比，轴的比例尺保持不变。
和图1c的实施一样，在本实施例中，当凸缘的阻抗约19Ω时晶体管管芯的运行最有效。如果阻抗比这个高很多(例如30Ω)或者比这个低很多(例如12Ω)，那么晶体管管芯在低得多的效率下运行。如图3d所示，两个晶体管(与晶体管管芯305a相应的线391a，和与晶体管管芯305b相应的线391b)都经历了沿着它们的整体长度的阻抗范围在14Ω和24Ω之间，从而可以在大约最优、或至少可接受的高效率下运行。亦即，在这种情况下，厚度减少的部分的存在减少了阻抗沿着晶体管管芯的长度的阻抗的相对变化，从图1c所示的大约±50％到大约±25％。
所改善的一致性(减少非一致性)可以导致器件具有更高的效率和输出功率。效率的提升可以大约是2％，而输出功率的增加可能大约是8％。如果我们考虑到在RF功率晶体管(LDMOS)中每个新的一代(每几年)只产生2％的效率改进和10％的输出功率增加，那么上述改善可以被认为是非常巨大的。
可以理解的是，当封装的放大器包含3个或更多平行的有源晶体管的时候，一个或多个厚度减少的部分可能实现相似的改善。
可以理解的是，具有单个有源晶体管管芯的集成电路装置可能得益于凸缘中的一个或多个厚度减少的部分。

Claims (15)

1.集成电路装置，其特征在于，包括：
凸缘，所述凸缘包括导电材料；
设置在凸缘表面的晶体管管芯；
第一导电元件，所述第一导电元件电连接到晶体管管芯以允许电流从晶体管管芯流出；
其中凸缘包括一个或多个厚度减少的部分，所述一个或多个厚度减少的部分被配置为控制通过凸缘流到晶体管管芯的电流。
2.根据权利要求1所述的装置，其特征在于，所述一个或多个厚度减少的部分与凸缘表面中的一个或多个凹陷相应。
3.根据权利要求2所述的装置，其特征在于，所述一个或多个凹陷的深度在100微米至500微米之间。
4.根据权利要求2或3所述的装置，其特征在于，至少一个凹陷具有侧壁，所述侧壁从凹陷的底壁延伸出来，所述底壁的表面与凸缘的表面平行。
5.根据权利要求2-4中任一项所述的装置，其特征在于，所述一个或多个凹陷包括伸长的沟槽。
6.根据权利要求5所述的装置，其特征在于，晶体管管芯包括伸长的晶体管条，其中所述伸长的沟槽与伸长的晶体管条并排设置。
7.根据权利要求5或6所述的装置，其特征在于，集成电路装置包括布置在晶体管管芯和第一输出端之间的伸长的电容器条，其中伸长的沟槽位于伸长的电容器条和第一输出端之间。
8.根据权利要求5-7中任一项所述的装置，其特征在于，集成电路装置包括布置在晶体管管芯和第一输出端之间的伸长的电容器条，其中沟槽位于伸长的电容器条和伸长的晶体管管芯之间。
9.根据前述任一项权利要求所述的装置，其特征在于，集成电路装置包括第二导电元件，所述第二导电元件被配置为提供在管芯和输入端之间的电连接。
10.根据前述任一项权利要求所述的装置，其特征在于，集成电路装置包括两个或多个伸长的晶体管管芯。
11.根据前述任一项权利要求所述的装置，其特征在于，集成电路装置包括超模压塑料封装。
12.根据前述任一项权利要求所述的装置，其特征在于，晶体管管芯包括MOSFET或基于LDMOS的晶体管。
13.根据前述任一项权利要求所述的装置，其特征在于，晶体管管芯是集成的放大器管芯。
14.根据前述任一项权利要求所述的装置，其特征在于，集成电路装置包括功率放大器。
15.根据前述任一项权利要求所述的装置，其特征在于，集成电路装置包括多赫蒂放大器和推挽放大器中的至少一个。
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