CN105264682A - 应变多层阻变存储元件 - Google Patents
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Abstract
本发明的阻变存储元件包括第一电极；阻变元件；以及第二电极，其中该阻变元件被布置在第一电极与第二电极之间，并且该阻变元件包括多个金属氧化物层或由多个金属氧化物层组成，并且其中该阻变元件的相邻金属氧化物层包括不同金属氧化物或由不同金属氧化物组成。
Description
技术领域
本发明涉及用于数据存储装置的阻变(resistive-switching)存储元件。
背景技术
电阻式随机存取存储器(resistiverandom-accessmemory，ReRAM)是一种可以用作不同计算设备(例如，计算机、游戏控制台、便携式电话)或便携式数据存储设备的存储器的非易失性存储器类型。
当今的计算设备和便携式数据存储设备使用不同类型的易失性和非易失性存储器，例如动态随机存取存储器(DRAM)及其变型，其中组成数字信息的各比特被存储在集成电路中不同的电容器中。电容器可以被充电或放电；这两个状态被用于表示比特的两个值。然而，DRAM的重要缺点是由于电容器泄漏电荷，所以除非电容器电荷被周期性刷新，否则信息将最终衰减。因此，DRAM被认为是一种高易失性存储器。由于该刷新要求，所以这样的存储器类型在与其结合的计算设备中消耗大量的能量，并且由于其对电池寿命的消耗而非常期望(特别是鉴于便携式计算设备的增加)商业上提供无需这样的对存储元件的刷新的存储器类型。
另一方面，存在非易失性存储器类型，例如主要结合在便携式数据存储设备中的NAND或NOR快闪存储器(flashmemory)。虽然这样的存储器类型无需定期刷新，但是个别存储元件需要高压脉冲用于设置和读取比特值，这对于依赖电池作为电源的计算设备再次是不利的。此外，这样的存储元件能够访问的速度不令人满意。快闪存储器的另一问题是在一定次数的读取/写入周期之后，存储元件停止运行。为了减轻这样的周期相关的耗损的缺点，使用了复杂的控制程序，该程序通过将耗损平均地分布在快闪存储器的所有存储元件中来延长这样的存储元件的使用寿命。然而，这样的方法不会改变这样的快闪存储器具有明显低于例如SDRAM的寿命的事实。
US8049305公开了一种利用应力工程的阻变存储装置，该装置包括：包括第一导电电极的第一层；包括阻变元件的在第一层上方的第二层；以及包括第二导电电极的在第二层上方的第三层，其中当加热存储元件时在第一层与第二层之间的第一界面处的转变元件中产生了第一应力，并且其中当加热时在第二层与第三层之间的第二界面处的转变元件中产生了第二应力。该应力是通过设计其中阻变元件的材料和电极具有不同热膨胀系数(CTE)的存储装置在加热时引起的。
然而，US8049305的阻变存储元件无法提供商业应用级读取特性，原因是阻变元件的高阻态(RH)与低阻态(RL)之间的小的差别抑制快速和容易的读取访问。虽然程度较轻，但是US8049305的阻变元件呈现了基于电容器类型的存储器的相似的问题，原因是已经发现，随着之前设置的高阻态(RH)最终恢复到低阻态(RL)，电阻状态的小的差别导致所存储信息的随时间的衰减。
因此需要提供易失性较小、能效更高、更耐耗损以及还有更快速类型的存储元件，该存储元件可以使用已存在的设备并且以可负担的成本来制造。
发明内容
在从属权利要求中对本发明进一步的实施方案进行了阐述。
附图说明
参照附图在下面描述了本发明的优选实施方案，该附图是出于说明本发明的优选实施方案的目的而非对其进行限制的目的。在附图中，
图1示出了由第一电极1a、第二电极1b以及阻变元件6组成的阻变存储元件7的示意图，阻变元件6具有取向为平行于由第一电极1a或第二电极1b限定的平面的4个不同的金属氧化物层2、3、4、5。
图2示出了由第一电极1a、第二电极1b以及阻变元件6组成的阻变存储元件7的示意图，阻变元件6具有取向为平行于由第一电极1a或第二电极1b限定的平面的4个不同的金属氧化物层2、3、4、5。
图3示出了由第一电极1a、第二电极1b以及阻变元件5组成的阻变存储元件6的示意图，阻变元件5由周期性重复4次的金属氧化物多层7组成，金属氧化物多层7由3个金属氧化物层2、3、4组成。
图4示出了阻变存储元件的三维阵列的示意图，所述阻变存储元件各自包括在基板1上的两个电极2，并且各自包括由周期性重复2次的金属氧化物多层组成的阻变元件，所述金属氧化物多层由2个金属氧化物层3、4组成。
具体实施方式
本发明的阻变存储元件包括：第一电极；阻变元件；和第二电极，其中阻变元件被布置在第一电极与第二电极之间，并且阻变元件包括多个金属氧化物层或由多个金属氧化物层组成，并且其中阻变元件的相邻金属氧化物层包括不同金属氧化物或由不同金属氧化物组成。
在本发明的上下文中，表述“多个金属氧化物层”指2个或更多个金属氧化物层。
本发明的阻变存储元件可以被结合在例如存储装置中用于便携式数据存储设备或计算设备。第一电极材料和第二电极材料包括导电材料，例如金属，特别是贵金属及其衍生物。关注的是掺杂硅、铝锌氧化物(AZO)、铟锡氧化物(ITO)、氮化钛、氮化钽、钨、掺杂硅(例如，n型或p型)、钌、氧化钌、铂、钛、银、铜、铝、钽、铬、钴、铁、金、钨、铱、氧化铱以及镍。用于各个单独电极的材料可以独立选择或者可以相同。例如，第一电极和第二电极可以为铂，或者第一电极可以为金，第二电极可以为钛。
第一电极和第二电极的几何形状为使得第一电极与阻变元件之间的接触区以及第二电极与阻变元件之间的接触区能够设置和读取阻变元件的电阻状态。示例性的几何形状为正方形、矩形、圆形、椭圆形、多边形例如三角形或六边形。
通常，电极的厚度可以为1nm至约500nm，优选地为1nm至100nm。
本发明的阻变存储元件可以通过在任何适合的基底材料(包括硅)上沉积来制造，并且特别是也可以在非硅基底材料(例如氧化铝，并且特别是刚玉或蓝宝石)上沉积。另一类型的适合的基底材料可以是基于聚合物的基底材料，例如聚酰亚胺膜，特别是可以通过特拉华州的杜邦公司购得的商标为KAPTON的聚氧二亚苯基均苯四甲酰亚胺(poly-oxydiphenylene-pyromellitimide)膜。在本发明的特定实施方案中，本发明的阻变存储元件被沉积在透明、柔性基底材料(例如基于聚合物的基底材料)片上，并且第一电极和第二电极由透明材料(例如，铝锌氧化物(AZO)或铟锡氧化物(ITO))制成以制造柔性、透明的存储装置。
本发明的阻变存储元件的阻变元件包括多个金属氧化物层。包括在该多个金属氧化物层中的金属氧化物层可以被布置成基本上彼此平行以形成金属氧化物层的堆叠体。
除了被布置成基本上彼此平行以外，本发明的阻变存储元件中的金属氧化物层可以取向为基本上平行于由第一电极或第二电极限定的平面，或者可以取向为基本上垂直于由第一电极或第二电极限定的平面。
该阻变存储元件能够存储信息所依据的基本原理为在已知阻变存储元件中，阻变元件的电流电压特性呈现了非线性滞回性能，这可以通过多于一个电阻状态来定义。因此，可以通过将阻变元件的电阻状态设置成特定电阻状态来存储二元信息。期望的电阻状态可以通过在跨阻变元件的两个电极之间施加电势来设置。
在本发明的阻变存储元件中，阻变元件的相邻金属氧化物层包括不同的金属氧化物。由于不同的金属氧化物原则上具有不同的晶格常数，所以在两个相邻金属氧化物层之间的界面处引起的晶格失配在各个相邻金属氧化物层中产生了应变ε。在不希望受限于特定理论的情况下，据认为该应变进而在金属氧化物层中特别是在界面附近引起诸如空位和空隙的缺陷，并且这些缺陷被认为有助于金属氧化物层中的传导。
在根据本发明的阻变存储元件的优选实施方案中，包括在多个金属氧化物层中的相邻金属氧化物层可以呈现超过0.5％的晶格失配，优选地为1％至10％的晶格失配，更优选地为1％至4％的晶格失配。
相邻金属氧化物层之间的晶格失配可以根据以下方程式(I)通过比较金属氧化物的晶格常数来确定：
[(a-b)/a]＊100，
其中a对应于具有较大晶格常数的金属氧化物层的晶格常数，并且b对应于具有较小晶格常数的金属氧化物的晶格失配。
包括在多个金属氧化物层中的相邻金属氧化物层可以在至少一个维度中，更优选地在至少两个维度中，并且最优选地在所有三个维度中呈现超过0.5％的晶格失配，优选地为1％至10％的晶格失配，更优选地为1％至4％的晶格失配。在相邻金属氧化物层具有晶格常数可公度性(commensurability)的情况下也可以存在晶格失配。
术语“可公度性”指两种材料之间的如下关系：其中一种材料的晶格常数基本上对应于另一材料的晶格常数的整数倍。例如，在其中两个相邻材料具有立方晶体结构并且其中第一材料的晶格常数为a＝1.04d而第二材料的晶格常数为b＝d/2的情况下，相邻材料的晶格公度值为2。
然后根据方程式(I)来计算晶格失配，但是将晶格常数较小的材料的晶格常数代替为晶格常数乘以公度值(即2)；
[(a-2＊b)/a]＊100，
由于在本实例中，两种材料具有立方晶体结构，所以仅需要在一个维度中计算晶格失配，并且在这种情况下，晶格失配为3.85％，并且第二材料的4个晶胞沉积在第一材料的每个晶胞的顶部上。
本领域技术人员将认识到也可以在相邻金属氧化物的晶体结构不同的情况下来确定晶格失配。出于简洁的目的，将不例示晶格失配的所有情况。
已经发现，在与现有DRAM型存储器相比的情况下，上述范围内的晶格失配适合于扩大阻变元件中的电阻状态的差异，并且从而也增强了电阻状态保持力以及减少了读取/写入时间。
换言之，需要使相邻金属氧化物层之间的晶格失配足够大以在界面处产生显著的应变，该应变然后扩散到金属氧化层的体相中。另一方面，过大的晶格失配不能得到一个层到下一层上的取向生长。为了在两个相邻金属氧化物层之间的界面处产生应变ε，因此需要使阻变元件的相邻金属氧化物层包括具有不同晶格常数的不同金属氧化物。
已经发现，可以通过在阻变元件中结合多个金属氧化物层来设计应力，并且本发明的优选实施方案为该多个金属氧化物层包括至少总共3个金属氧化物层或由至少总共3个金属氧化物层组成，并且更优选地包括至少总共4个金属氧化物层或由至少总共4个金属氧化物层组成。在一些实施方案中，多个金属氧化物层包括4至1000个或24至500个金属氧化物层，或者由4至1000个或24至500个金属氧化物层组成。通过增加阻变元件中的金属氧化物层的数目，产生应变ε的界面的数目增加，这进而导致缺陷增加。
阻变元件的金属氧化物层的厚度各自为至少1个金属氧化物的晶胞并且不超过500nm。优选地，金属氧化物层的厚度各自为2至100个金属氧化物的晶胞或者为1nm至500nm。更优选地，各个金属氧化物层的厚度为10nm至500nm。各个金属氧化物层的厚度可以独立于其他金属氧化物层的厚度进行选择，但是优选地，各个层的厚度基本相同。阻变元件的厚度可以为1nm至1500nm，但是优选地厚度为100nm至1500nm，更优选地为100nm至500nm。
在另一优选实施方案中，阻变元件包括多个金属氧化物层，该多个金属氧化物层包括周期性重复的金属氧化物多层结构，优选地周期性重复2至400次，更优选地周期性重复5至50次，或者可替选地周期性重复25至50次或者50至400次。
例如，在多个金属氧化物层由周期性重复2次的多层金属氧化物结构组成的情况下，其中该多层金属氧化物结构由2个金属氧化物层组成，第一金属氧化物层为A并且第二金属氧化物层为B，该周期性重复2次的多层金属氧化物结构对应于“A-B-A-B”。
在多个金属氧化物层由周期性重复3次的多层金属氧化物结构组成的情况下，其中该多层金属氧化物结构由3个金属氧化物层组成，第一金属氧化物层为A，第二金属氧化物层为B并且第三金属氧化物层为C，该周期性重复3次的多层金属氧化物结构对应于“A-B-C-A-B-C-A-B-C”。
在本发明的阻变存储器的一个示例性实施方案中，包括在阻变元件中的多个氧化物层由周期性重复10次的多层金属氧化物结构组成，该多层金属氧化物结构由具有氧化钇稳定的氧化锆(YSZ)的层和氧化钇(Y)的层组成，其中阻变元件被布置在两个铂电极(E1，E2)之间；[E1-(YSZ-Y)10-E2]。
在本发明的阻变存储器的又一示例性实施方案中，包括在阻变元件中的多个氧化物层由周期性重复20次的多层金属氧化物结构组成，该多层金属氧化物结构由钆掺杂的氧化铈(GDC)的第一层、铒(E)的第二层以及具有氧化钇稳定的氧化锆(YSZ)的第三层组成，其中，阻变元件被布置在两个金电极(E1，E2)之间；[E1-(GDC-E-YSZ)20-E2]。
因此可以通过对可以具有相同或不同晶体结构的相邻金属氧化物的选择来设计在阻变元件的相邻金属氧化物层之间的界面处的应变ε。在优选实施方案中，相邻金属氧化物层的晶体结构可以相同，并且特别地可以具有立方晶体结构。
各个金属氧化物层可以具有单晶性质或多晶性质或者具有整体外延性质。在金属氧化物层为多晶体的情况下，晶体的尺寸可以为2nm至500nm或2nm至250nm。
在又一实施方案中，阻变元件的相邻金属氧化物层可以包括带隙为0.3eV至8.8eV的金属氧化物，并且优选地由带隙为0.3eV至8.8eV的金属氧化物组成。
阻变元件的金属氧化物层包括具有钙钛矿型结构的金属氧化物，例如SrFeO3、SrTiO3或LaMnO3，或者包括二元金属氧化物，例如氧化钇稳定的氧化锆(YSZ)、氧化钇稳定的氧化铪(YSH)、二氧化钛(TiO2)(LaxSr1-x)(Coy，Fe1-y)O3、(Lax，Sr1-x)(Mny，Fe1-y)OSc2O3、NiO、VO2、V2O5、Nb2O5、WO3、Ta2O5、钆掺杂的氧化铈(GDC)，或者包括稀土金属氧化物，例如氧化钇(Y2O3)或氧化铒(Er2O3)。
本发明还提供了一种数据存储装置，该装置包括电互连阻变存储元件的二维或三维阵列。二维阵列可以由其中在相反侧上成对附接有多对较小的电极的较大的阻变元件组成，并且三维阵列通常由堆叠的二维阵列组成。
本发明还提供了一种用于制造根据以上描述的阻变存储元件的方法，该方法包括以下步骤：a.在基底材料上沉积导电材料层以形成第一电极，b.在第一电极的顶部上沉积包括两个或更多个金属氧化物层或由两个或更多个金属氧化物层组成的多层金属氧化物结构，每个金属氧化物层的厚度为至少1个金属氧化物的晶胞并且小于500nm，以形成阻变元件，c.在多个金属氧化物层的顶部上沉积导电材料层以形成第二电极，其中，阻变元件的相邻金属氧化物层包括不同的金属氧化物。优选地，多层金属氧化物结构包括3个或更多个金属氧化物层或由3个或更多个金属氧化物层组成。
电极和金属氧化物层的沉积可以利用已知的物理或化学气相沉积方法来进行。特别地，金属氧化物层可以通过原子层沉积来沉积，然而电极可以通过溅射来沉积。
在优选实施方案中，用于制造阻变存储元件的方法的特征还在于：包括2个或更多个金属氧化物层的多层金属氧化物结构的沉积被重复1至500次以形成多个金属氧化物层，该多个金属氧化物层包括周期性重复2至501次的金属氧化物多层结构，优选地由周期性重复2至501次的金属氧化物多层结构组成。
实施例
实施例1
通过溅射沉积在单晶蓝宝石基板上沉积第一结构的铂电极。接着，通过原子层沉积(ALD)在该铂电极上沉积晶格常数为0.5125nm的具有8摩尔％的氧化钇的氧化钇稳定的氧化锆(YSZ)的层和晶格常数为1.0604nm的纯氧化钇(Y2O3)的层，并且重复该沉积步骤另外9次以产生该金属氧化物双层的10个周期性重复的堆叠体。最后，通过溅射沉积在10个周期性重复的堆叠体的顶部上沉积并且通过光刻限定第二结构的铂电极。由此获得的阻变元件(其中相邻氧化物层的公度值为2)的整体厚度为300nm并且晶格失配为约3.3％。对所获得的阻变元件的电导率进行测量并且发现在560℃下为2.24×10-2S/m。相反，相同厚度的非应变的单层YSZ的电导率据报告为1.85×10-2S/m。在与非应变元件相比时，应变的阻变元件的减小的电导率将使得能够较快地写入和读取元件的电阻状态。
实施例2
通过蒸镀沉积在具有绝缘硅氧化物表面的硅基板上沉积第一结构的金电极。接着，通过原子层沉积(ALD)在该电极上沉积晶格常数为0.5411nm并且厚度为5nm的具有钆掺杂的氧化铈(GDC)的层。通过原子层沉积(ALD)在钆掺杂的氧化铈(GDC)层的顶部上沉积厚度为5nm并且晶格常数为1.0536nm的氧化铒(Er2O3)的层。通过原子层沉积(ALD)在氧化铒(Er2O3)层的层上沉积晶格常数为0.5125nm并且厚度为5nm的具有8摩尔％的氧化钇的氧化钇稳定的氧化锆(YSZ)的层。对该三阶段的金属氧化物沉积进行重复另外19次以产生该金属氧化物三层的20个周期性重复的堆叠体。最后，通过溅射沉积在20个周期性重复的堆叠体的顶部上沉积并且还通过光刻限定第二结构的钛电极。由此获得的阻变元件的整体厚度为300nm。
实施例3
通过溅射沉积在硅基板上沉积第一结构的氮化钛(TiN)。接着，通过脉冲激光沉积(PLD)在第一电极的顶部上沉积厚度为20nm的氧化镁层，并且通过脉冲激光沉积(PLD)在该氧化镁层的顶部上沉积厚度为10nm的钛酸锶(SrTiO3)层。对该沉积步骤重复另外4次以产生该金属氧化物双层的5个周期性重复的堆叠体。
最后，通过溅射沉积在该5个周期性重复的堆叠体的顶部上沉积并且还通过光刻限定第二结构的钽电极。由此获得的阻变元件的整体厚度为150nm。
Claims (17)
1.一种阻变存储元件，包括：
a.第一电极；
b.阻变元件；
c.第二电极；
其中所述阻变元件被布置在所述第一电极与所述第二电极之间，
其中所述阻变元件包括多个金属氧化物层，并且
其中所述阻变元件的相邻金属氧化物层包括不同的金属氧化物。
2.根据权利要求1所述的阻变存储元件，其中所述阻变元件包括多个金属氧化物层，所述多个金属氧化物层包括总共至少3个、优选地至少4个金属氧化物层。
3.根据权利要求1或2所述的阻变存储元件，其中所述多个金属氧化物层包括周期性重复的金属氧化物多层结构，优选地由周期性重复的金属氧化物多层结构组成，所述金属氧化物多层结构优选地周期性重复2至400次，更优选地5至50次。
4.根据前述权利要求中任一项所述的阻变存储元件，其中所述金属氧化物层被取向成平行于由所述第一电极或所述第二电极限定的平面。
5.根据前述权利要求中任一项所述的阻变存储元件，其中所述金属氧化物层被取向成垂直于由所述第一电极或所述第二电极限定的平面。
6.根据前述权利要求中任一项所述的阻变存储元件，其中包括在所述相邻金属氧化物层中的所述金属氧化物的晶格失配超过0.5％，优选地为1％至10％，更优选地为1％至4％。
7.根据前述权利要求中任一项所述的阻变存储元件，其中所述金属氧化物层包括具有钙钛矿型结构的金属氧化物，更具体为SrFeO3、SrTiO3或LaMnO3(Lax，Sr1-x)(Coy，Fe1-y)O3、(Lax，Sr1-x)(Mny，Fe1-y)O中的金属氧化物。
8.根据前述权利要求中任一项所述的阻变存储元件，其中所述金属氧化物层包括二元金属氧化物，例如氧化钇稳定的氧化锆、氧化钇稳定的氧化铪、二氧化钛、钆掺杂的氧化铈、氧化锆。
9.根据前述权利要求中任一项所述的阻变存储元件，其中所述金属氧化物层包括稀土金属氧化物，例如氧化钇、氧化铈或氧化铒。
10.根据前述权利要求中任一项、根据任一项权利要求所述的阻变存储元件，其中所述阻变元件的厚度为1nm至1500nm。
11.根据前述权利要求中任一项所述的阻变存储元件，其中所述阻变元件的所述金属氧化物层各自的厚度为至少1个金属氧化物的晶胞并且不超过500nm。
12.根据前述权利要求中任一项所述的阻变存储元件，其中所述阻变存储元件为层状结构，所述层状结构包括由所述第一电极形成的第一层；由所述阻变元件形成的第二层；以及由所述第二电极形成的第三层。
13.根据前述权利要求中任一项所述的阻变存储元件，其中所述阻变元件的所述金属氧化物层包括带隙为0.3eV至8.8eV的金属氧化物。
14.一种数据存储装置，包括电互连的、根据前述权利要求中任一项所述的阻变存储元件的二维或三维阵列。
15.一种用于制造根据任一前述权利要求所述的阻变存储元件的方法，所述方法包括下述步骤：
a.在基底材料上沉积导电材料层以形成第一电极
b.在所述第一电极的顶部上沉积包括2个或更多个金属氧化物层的多层金属氧化物结构，各个金属氧化物层的厚度为至少1个金属氧化物的晶胞并且不超过500nm，以形成阻变元件
c.在所述多个金属氧化物层的顶部上沉积导电材料层以形成第二电极
其中所述阻变元件的相邻金属氧化物层包括不同的金属氧化物。
16.根据权利要求15所述的用于制造阻变存储元件的方法，其中所述步骤b被重复1至500次以形成多个金属氧化物层，所述多个金属氧化物层包括周期性重复2至501次的所述金属氧化物多层结构，或者由周期性重复2至501次的所述金属氧化物多层结构组成。
17.根据权利要求15或16所述的用于制造阻变存储元件的方法，其中所述多层金属氧化物结构包括3个或更多个金属氧化物层。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20171114 Termination date: 20180416 |