CN105242466B - 一种液晶显示面板 - Google Patents

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Abstract

本发明提供一种液晶显示面板，包括：阵列基板、连接在阵列基板的源极侧的源极驱动器、将源极驱动器连接到阵列基板上的多个芯片、连接在阵列基板栅极侧的栅极驱动器、将栅极驱动器连接到阵列基板的多个芯片、位于源极侧且靠近栅极侧的芯片与栅极侧的芯片之间设有第一基板走线连接、相邻栅极侧的芯片之间设有多个其他基板走线，远离源极侧的基板走线的阻抗依次降低。本发明通过由源极侧芯片至栅极侧芯片之间的基板走线、依序到栅极侧相邻芯片之间的基板走线，通过递减调整芯片件基板走线的阻抗，以达到每个芯片所对应液晶面板区域的最终负载阻抗一致，改善横向mura的目的。

Description

一种液晶显示面板
技术领域
本发明涉及液晶显示器制造技术领域，尤其设置一种新的液晶显示面板。
技术背景
图1所示为现有液晶显示器的阵列基板的结构示意图，阵列基板100包括显示区域10、连接在阵列基板100的源极侧的源极驱动器20、将源极驱动器20连接到阵列基板100的多个芯片、连接在阵列基板100栅极侧的栅极驱动器40、将栅极驱动器30连接到阵列基板100的多个芯片，栅极驱动器40为阵列基板100的驱动提供信号，栅极驱动器30的各芯片之间通过基板走线(Wire ON Array，简称WOA)进行连接，设定栅极侧有4个芯片，从靠近源极驱动器依序分别为：第一芯片41、第二芯片42、第三芯片43、以及第四芯片44，源极侧靠近第一芯片41的芯片定义为第五芯片51，第一基板走线61连接源极侧的第五芯片51和栅极侧的第一芯片41，第二基板走线62连接第一芯片41和第二芯片42，第三基板走线63连接第二芯片42和第三芯片43，第四基板走线64连接第三芯片43和第四芯片44。
由于信号随芯片的传递逐渐减弱，阵列基板100的栅极侧各区域(block)之存在相关信号差异，其差异为发生图1所示所标示的区域11处，区域12产生横向mura(Block Mura)的原因为：在处理从源极侧传递到栅极侧信号的走线时，目前的设计方法是每一段基板走线的设计(Layout)一般都相同。
假设有如图1所示有4段基板走线61-64，设计每一段的基板走线阻抗均为20Ω，计算如下：
栅极侧的第一芯片41与源极侧第五芯片51之间的阻抗：
RWOA1＝20Ω；
栅极侧的第二芯片42与源极侧第五芯片51之间的阻抗：
RWOA1+RWOA2＝40Ω；
栅极侧的第三芯片43与源极侧第五芯片51之间的阻抗：
RWOA1+RWOA2+RWOA3＝60Ω；
栅极侧的第四芯片44与源极侧第五芯片51之间的阻抗：
RWOA1+RWOA2+RWOA3+RWOA4＝80Ω；
这样设计的结果导致栅极侧每颗芯片与源极侧之间的阻抗差异逐渐增大，产生图2所示的横向mura。
发明内容
本发明揭示一种通过调节基板走线的阻抗，改善横向mura目的的液晶显示面板。
本发明提供一种液晶显示面板，包括：阵列基板、连接在阵列基板的源极侧的源极驱动器、将源极驱动器连接到阵列基板上的多个芯片、连接在阵列基板栅极侧的栅极驱动器、将栅极驱动器连接到阵列基板的多个芯片、位于源极侧且靠近栅极侧的芯片与栅极侧的芯片之间设有第一基板走线连接、相邻栅极侧的芯片之间设有多个其他基板走线，远离源极侧的基板走线的阻抗依次降低。
其中，源极到栅极之间的基板走线的阻抗大于或等于栅极侧相邻两个芯片之间的基板走线的阻抗。
其中，源极侧芯片与栅极侧芯片之间的基板走线、依序至栅极侧相邻芯片之间的基板走线，基板走线压接的端子数量越来越多。
其中，设定将栅极驱动器连接到阵列基板的芯片有n个，从靠近源极驱动器依序分别为：第一芯片、第二芯片、第三芯片、…、以及第n芯片，源极侧靠近第一芯片的芯片定义为第(n+1)芯片，所述第一基板走线连接源极侧的第(n+1)芯片和栅极侧的第一芯片，第二基板走线连接第一芯片和第二芯片，第三基板走线连接第二芯片和第三芯片，…、第n基板走线连接第(n-1)芯片和第n芯片，其中，n≥2。
其中，第一基板走线的阻抗、第二基板走线的阻抗、第三基板走线的阻抗、…、第n基板走线的阻抗依次呈递减排列。
其中，第二基板走线的阻抗为第一基板走线的阻抗的一半，第三基板走线的阻抗为第二基板走线的阻抗的一半，…，第n基板走线的阻抗为第(n-1)基板走线的阻抗的一半。
其中，通过采用多根线并列组成基板走线的方向来调整该基板走线的阻抗：第二基板走线组成线条并列的根数比第一基板走线组成线条并列的根数多，第三基板走线组成线条并列的根数第二基板走线组成线条并列的根数多，第四基板走线组成线条并列的根数比第三基板走线组成线条并列的根数多，…，所述第n基板走线组成线条并列的根数比第(n-1)基板走线组成线条并列的根数多。
其中，通过设置蛇形走线称为基板走线的方式调整该基板走线的阻抗：第一基板走线组成线条的长度大于第二基板走线组成线条的长度，第二基板走线组成线条的长度大于第三基板走线组成线条的长度，第三基板走线组成线条的长度大于第四基板走线组成线条的长度，…，第(n-1)基板走线组成线条的长度大于第n基板走线组成线条的长度。
其中，所述第n基板走线压接的端子数量大于第(n-1)基板走线压接的端子数量，…，所述第三基板走线压接的端子数量大于第二基板走线压接的端子数量，所述第二基板走线压接的端子数量大于第一基板走线压接的端子数量。
本发明通过由源极侧芯片至栅极侧芯片之间的基板走线、依序到栅极侧相邻芯片之间的基板走线，通过递减调整芯片间的基板走线的阻抗，以达到每个芯片所对应液晶面板区域的最终负载阻抗一致，改善横向mura的目的。
附图说明
图1所示为现有阵列基板的结构示意图；
图2所示为图1所示阵列基板产生横向mura的结构示意图；
图3所示为本发明阵列基板的第一实施例的构示意图；
图4所示为图3的基板走线的阻抗与图1的基板走线的阻抗对比趋势图；
图5所示为本发明阵列基板的第二实施例的结构示意图；
图6所示为图5在A区域的局部放大图；
图7所示为图5的各基板走线压接端子的示意图。
具体实施方式
如图3所示为本发明液晶显示面板的阵列基板的结构示意图，液晶显示面板，包括：阵列基板、连接在阵列基板的源极侧的源极驱动器、将源极驱动器连接到阵列基板上的多个芯片、连接在阵列基板栅极侧的栅极驱动器、将栅极驱动器30连接到阵列基板的多个芯片、位于源极侧且靠近栅极侧的芯片与栅极侧的芯片之间设有第一基板走线连接、相邻栅极侧的芯片之间设有多个其他基板走线，远离源极侧的基板走线的阻抗依次降低。
为了提高源极到栅极之间的基板走线(WOA)的阻抗，使其大于或等于栅极侧两个芯片(IC)之间的基板走线的阻抗，也就是远离源极侧的基板走线的阻抗的值依次降低。
通过调整栅极侧相邻两个芯片之间的基板走线(WOA)的阻抗，使液晶面板栅极方向上的每个区域间的信号引线阻抗随着其与源极间的距离的增加而逐渐降低，距离较远的区域累加的阻抗越来越低，通过调整各个区域之间的整体阻抗匹配，使其趋于一致。
图3是本发明第一实施例的结构示意图，第一实施例与现有技术相比，相邻芯片之间的基板走线的阻抗不相同，在本发明中，相同零件采用同一编号。
本发明阵列基板100包括纵横交错的多根栅极线和多根源极线，显示区域10、连接在阵列基板100的源极侧的源极驱动器20、将源极驱动器20连接到阵列基板100的多个芯片、连接在阵列基板100栅极侧的栅极驱动器30、将栅极驱动器30连接到阵列基板100的n个芯片(n≥2)，栅极驱动器30为阵列基板100的驱动提供信号，栅极驱动器30对应的芯片之间、以及栅极驱动器30对应的芯片与源极驱动器20对应的芯片之间均通过基板走线(WireOn Array，简称WOA)进行连接。
设定栅极(Gate)侧有4个芯片，分别为：第一芯片(IC1)41、第二芯片(IC2)42、第三芯片(IC2)43、以及第四芯片(IC3)44，源极(Source)侧靠近第一芯片(IC1)41的芯片定义为第五芯片(IC5)51，第一基板走线(WOA1)71连接源极侧的第五芯片51和栅极侧的第一芯片41，第二基板走线(WOA2)72连接第一芯片41和第二芯片42，第三基板走线(WOA3)73连接第二芯片42和第三芯片43，第四基板走线(WOA4)74连接第三芯片43和第四芯片44。
当栅极(Gate)侧有n个芯片时，第一基板走线(WOA1)71连接源极侧的第五芯片51和栅极侧的第一芯片41，第二基板走线(WOA2)72连接第一芯片41和第二芯片42，第三基板走线(WOA3)73连接第二芯片42和第三芯片43，…，第n基板走线(WOA n)连接第(n-1)芯片和第n芯片。
其中，栅极侧设有4个芯片，相当于将栅极侧分为四个区域，每个区域的端子与对应的芯片进行连接，每个芯片连接多根端子。
为了提高源极到栅极之间的第一基板走线(WOA1)71的阻抗，使其大于或等于栅极侧任一两个芯片(IC)之间的阻抗，通过调整栅极侧相邻两个芯片之间的基板走线(WOA)的阻抗，使每个区域间的信号引线阻抗随着其与源极间的距离的增加而逐渐降低，距离较远的区域累加的阻抗越来越低，通过调整各个区域之间的整体阻抗匹配，使其趋于一致。
第一基板走线(WOA1)71的阻抗、第二基板走线(WOA2)72的阻抗、第三基板走线(WOA3)73的阻抗、、…，第n基板走线(WOA n)7n的阻抗依次呈递减排列。
根据现有技术图1所示每一段的基板走线61-64阻抗均为20Ω，本发明调整如下：增大源极侧的第五芯片51和栅极侧的第一芯片41(Source IC5->Gate IC1)之间的第一基板走线(WOA1)71的阻抗至40Ω；依次减小第二基板走线(WOA2)72、第三基板走线(WOA3)73、第四基板走线(WOA4)74的阻抗分别为20Ω、10Ω、5Ω，在本实施例中，第二基板走线(WOA2)的阻抗为第一基板走线(WOA1)71的阻抗的一半，第三基板走线(WOA3)73的阻抗为第二基板走线(WOA2)72的阻抗的一半，第四基板走线(WOA4)74的阻抗为第三基板走线(WOA3)73的阻抗的一半，…，第n基板走线的阻抗为第(n-1)基板走线的阻抗的一半。
根据上面的调整，计算如下：
栅极侧的第一芯片41与源极侧第五芯片51之间的阻抗：
RWOA1＝40Ω；
栅极侧的第二芯片42与源极侧第五芯片51之间的阻抗：
RWOA1+RWOA2＝60Ω；
栅极侧的第三芯片43与源极侧第五芯片51之间的阻抗：
RWOA1+RWOA2+RWOA3＝70Ω；
栅极侧的第四芯片44与源极侧第五芯片51之间的阻抗：
RWOA1+RWOA2+RWOA3+RWOA4＝75Ω；
如图4所示为本发明与现有技术基板走线的趋势的示意图，通过调整，本发明的调整后的各区域之间阻抗差异明显降低，整体曲线区域平缓。
为了使第一基板走线的阻抗、第二基板走线的阻抗、第三基板走线的阻抗、、…，第n基板走线的阻抗依次呈递减排列：通过改变基板走线的排列方式达成，如：通过采用多根线并列组成基板走线的方向来调整该基板走线的阻抗：第二基板走线(WOA2)72组成线条并列的根数比第一基板走线(WOA1)71组成线条并列的根数多，第三基板走线(WOA3)73组成线条并列的根数第二基板走线(WOA2)72组成线条并列的根数多，第四基板走线(WOA4)74组成线条并列的根数比第三基板走线(WOA3)73组成线条并列的根数多，…，所述第n基板走线组成线条并列的根数比第(n-1)基板走线组成线条并列的根数多。
调整基板走线的阻抗的大小，也可以设置蛇形走线的方向，通过改变基板走线的长度，如：第一基板走线(WOA1)组成线条的长度大于第二基板走线(WOA2)72组成线条的长度，第二基板走线(WOA2)72组成线条的长度大于第三基板走线(WOA3)73组成线条的长度，第三基板走线(WOA3)73组成线条的长度大于第四基板走线(WOA4)7组成线条的长度，…，第(n-1)基板走线组成线条的长度大于第n基板走线组成线条的长度。
只要能使第一基板走线的阻抗、第二基板走线的阻抗、第三基板走线的阻抗、、…，第n基板走线的阻抗依次呈递减排列的所有技术方案，都属于本发明的保护范围。
图5至图7为本发明第二实施例的结构示意图，图5结构与现有图1看似相同，相同零件采用同一编号，第一基板走线(WOA1)81连接源极侧的第五芯片51和栅极侧的第一芯片41，第二基板走线(WOA2)82连接第一芯片41和第二芯片42，第三基板走线(WOA3)83连接第二芯片42和第三芯片43，第四基板走线(WOA4)84连接第三芯片43和第四芯片44。
上述第一实施例通过配线调节基板走线(WOA)的阻抗分布的方法对栅极侧芯片的分布及面板的空间要求较高。本第二实施例在不增加基板配线设计难度的前提下，通过栅极侧芯片压接不同的端子数目，来调整区域的整体阻抗。
图6为图5在A区域的放大示意图，栅极侧第三芯片43与栅极侧第四芯片44之间连接的第四基板走线(WOA4)84压接4个端子(pin)。
如图7所述，栅极侧芯片压接不同的端子(pin)数量，具体方案如下：源极侧第五芯片51与栅极侧第一芯片41之间连接的第一基板走线(WOA1)81压接1个端子(pin)，栅极侧第一芯片41与第二芯片42之间连接的第二基板走线(WOA2)82压接2个端子(pin)，栅极侧第二芯片42与第三芯片43之间连接的第三基板走线(WOA3)83压接3个端子(pin)，栅极侧第三芯片43与第四芯片44之间连接的第四基板走线(WOA4)84压接4个端子(pin)。
所述第n基板走线压接的端子数量大于第(n-1)基板走线压接的端子数量，…，所述第三基板走线(WOA3)83压接的端子数量大于第二基板走线(WOA2)82压接的端子数量，所述第二基板走线(WOA2)82压接的端子数量大于第一基板走线压接(WOA1)81的端子数量。
也就是说，通过源极侧芯片与栅极侧芯片之间的基板走线、依序至栅极侧相邻芯片之间的基板走线，基板走线压接的端子数量越来越多。
本发明通过由源极侧芯片至栅极侧芯片之间的基板走线、依序到栅极侧相邻芯片之间的基板走线，通过递减调整芯片件基板走线的阻抗，以达到每个芯片所对应液晶面板区域的最终负载阻抗一致，改善横向mura的目的。

Claims (5)

1.一种液晶显示面板，包括：阵列基板、连接在阵列基板的源极侧的源极驱动器、将源极驱动器连接到阵列基板上的多个芯片、连接在阵列基板栅极侧的栅极驱动器、将栅极驱动器连接到阵列基板的多个芯片、位于源极侧且靠近栅极侧的芯片与栅极侧的芯片之间设有第一基板走线连接、相邻栅极侧的芯片之间设有多个其他基板走线，其特征在于：远离源极侧的基板走线的阻抗依次降低，设定将栅极驱动器连接到阵列基板的芯片有n个，从靠近源极驱动器依序分别为：第一芯片、第二芯片、第三芯片、…、以及第n芯片，源极侧靠近第一芯片的芯片定义为第(n+1)芯片，所述第一基板走线连接源极侧的第(n+1)芯片和栅极侧的第一芯片，第二基板走线连接第一芯片和第二芯片，第三基板走线连接第二芯片和第三芯片，…、第n基板走线连接第(n-1)芯片和第n芯片，其中，n≥2，第一基板走线的阻抗、第二基板走线的阻抗、第三基板走线的阻抗、…、第n基板走线的阻抗依次呈递减排列，第二基板走线的阻抗为第一基板走线的阻抗的一半，第三基板走线的阻抗为第二基板走线的阻抗的一半，…，第n基板走线的阻抗为第(n-1)基板走线的阻抗的一半，所述第n基板走线压接的端子数量大于第(n-1)基板走线压接的端子数量，…，所述第三基板走线压接的端子数量大于第二基板走线压接的端子数量，所述第二基板走线压接的端子数量大于第一基板走线压接的端子数量。
2.根据权利要求1所述的液晶显示面板，其特征在于：源极到栅极之间的基板走线的阻抗大于或等于栅极侧相邻两个芯片之间的基板走线的阻抗。
3.根据权利要求1所述的液晶显示面板，其特征在于：源极侧芯片与栅极侧芯片之间的基板走线、依序至栅极侧相邻芯片之间的基板走线，基板走线压接的端子数量越来越多。
4.根据权利要求1所述的液晶显示面板，其特征在于：通过采用多根线并列组成基板走线的方向来调整该基板走线的阻抗：第二基板走线组成线条并列的根数比第一基板走线组成线条并列的根数多，第三基板走线组成线条并列的根数第二基板走线组成线条并列的根数多，第四基板走线组成线条并列的根数比第三基板走线组成线条并列的根数多，…，所述第n基板走线组成线条并列的根数比第(n-1)基板走线组成线条并列的根数多。
5.根据权利要求1所述的液晶显示面板，其特征在于：通过设置蛇形走线称为基板走线的方式调整该基板走线的阻抗：第一基板走线组成线条的长度大于第二基板走线组成线条的长度，第二基板走线组成线条的长度大于第三基板走线组成线条的长度，第三基板走线组成线条的长度大于第四基板走线组成线条的长度，…，第(n-1)基板走线组成线条的长度大于第n基板走线组成线条的长度。
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