CN105226056B - 共源共栅电路 - Google Patents

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Abstract

本发明涉及一种共源共栅电路。一种电子电路包括第一半导体器件和第二半导体器件。第一半导体器件包括负载路径和具有分压器抽头的内部分压器。第二半导体器件包括负载路径和控制节点。第一半导体器件和第二半导体器件使其负载路径串联连接。第一半导体器件的分压器抽头耦合到第二半导体器件的控制节点。

Description

共源共栅电路
技术领域
本公开一般涉及共源共栅电路。
背景技术
常规共源共栅电路包括使其负载路径串联连接的第一和第二晶体管器件。在特定类型的共源共栅电路中，第一晶体管器件接收作为驱动电压的第二晶体管器件的负载路径电路，使得第二晶体管器件驱动（控制）第一晶体管。因此，共源共栅电路的操作状态由第二晶体管器件的操作状态掌控。在该共源共栅电路中，第二晶体管器件应当被设计成使得负载路径电压的电压电平不增加到第一晶体管器件的最大驱动电压电平以上。例如，被用作第二晶体管器件的常规的常通式FET（场效应晶体管）可以具有几百V或甚至更高的电压阻断能力（最大负载路径电压电平），但是不能承受超过几十V的驱动电压。因此，在常规共源共栅电路中，第二晶体管器件可以被实现为高电压器件，而第一晶体管器件为低电压器件。
然而，可能合期望的是具有利用串联连接的两个或更多高电压器件的共源共栅电路。
发明内容
一个实施例涉及电子电路。电子电路包括第一半导体器件和第二半导体器件。第一半导体器件包括负载路径和具有分压器抽头的内部分压器。第二半导体器件包括负载路径和控制节点。第一半导体器件和第二半导体器件使其负载路径串联连接，并且第一半导体器件的分压器抽头耦合到第二半导体器件的控制节点。
本领域技术人员在阅读以下详细描述时并且在查看附图时将认识到附加的特征和优点。
附图说明
以下参照附图来解释示例。附图服务于图示某些原理，使得仅图示了对于理解这些原理必要的方面。附图不是按比例的。在附图中，相同的参考标记指代相同的特征。
图1图示了具有第一半导体器件和第二半导体器件的共源共栅电路的一个实施例；
图2示出图示了图1中所示的共源共栅电路的操作的一种方式的时序图；
图3图示了具有第一半导体器件和第二半导体器件的共源共栅电路的另一实施例；
图4示意性地图示了根据一个实施例的第一半导体器件的区段的竖直截面视图；
图5示意性地图示了图3中所示的半导体器件的顶视图；
图6示意性地图示了根据另一实施例的第一半导体器件的区段的竖直截面视图；
图7示意性地图示了根据又一实施例的第一半导体器件的区段的竖直截面视图；
图8图示了图4中所示的半导体器件的内区的修改；
图9图示了图4, 5和7中所示的半导体器件之一的外区的修改；
图10示出根据一个实施例的外区的一个区段的顶视图；
图11示出根据另一实施例的外区的一个区段的顶视图；
图12图示了第一半导体器件的内部分压器的一个实施例；
图13图示了第一半导体器件的内部分压器的另一实施例；以及
图14图示了共源共栅电路的另一实施例。
具体实施方式
在以下详细描述中，对附图做出参考。附图形成描述的一部分并且通过图示的方式示出其中可以实践本发明的具体实施例。要理解的是，本文所描述的各种实施例的特征可以与彼此组合，除非以其它方式特别地指出。
图1图示了电子电路、特别是共源共栅电路的一个实施例。图1中所示的共源共栅电路包括第一半导体器件1和第二半导体器件2。第一半导体器件1包括第一负载节点12与第二负载节点13之间的负载路径，以及具有分压器抽头14的内部分压器。第二半导体器件2包括第一负载接口22与第二负载节点23之间的负载路径，以及控制节点21。第一半导体器件1和第二半导体器件2的负载路径串联连接。另外，第一半导体器件1的分压器抽头14耦合到第二半导体器件2的控制节点21。
在图1中所示的实施例中，第二半导体器件2实现为MOSFET（金属氧化物半导体场效应晶体管）。在这种情况中，第一负载节点22对应于源节点，第二节点负载23对应于漏节点，并且控制节点21对应于MOSFET 2的栅节点。图1中所示的MOSFET 2被绘制为耗尽型（常通式）MOSFET。然而，将第二半导体器件2实现为常通式MOSFET仅仅是个示例。也可以使用任何其它类型的常通式晶体管器件，诸如例如JFET（结型场效应晶体管）。尽管第二半导体器件2被绘制为n型晶体管器件，但是应当指出的是，第二半导体器件2也可以被实现为p型晶体管器件。
第二半导体器件2是压控半导体器件，其取决于在控制节点（栅节点）21与第一负载节点（源节点）22之间接收到的驱动电压VDRV2而接通和关断。第一半导体器件和第二半导体器件2串联连接使得第二半导体器件2接收到的驱动电压VDRV2对应于第一半导体器件1的分压器抽头14和第二负载节点13之间的电压。
在图1中所示的实施例中，第一半导体器件1实现为晶体管器件，具体地为MOSFET，并且更具体地为n型MOSFET。在这种情况中，第一负载节点12是源节点，并且第二负载节点13是漏节点。第一半导体器件1还包括由实现为MOSFET的第一半导体器件的栅节点形成的控制节点11。第一半导体器件1被配置成在控制节点11与第一负载节点12之间接收驱动电压VDRV1并且取决于该驱动电压VDRV1的电压电平而接通和关断。图1中所示的第一半导体器件1被绘制为增强型（常断式）MOSFET。然而，第一半导体器件1不限于实现为常断式晶体管器件，而是也可以实现为常通式晶体管器件。另外，第一半导体器件1不限于实现为MOSFET，也可以使用任何其它类型的晶体管器件，诸如例如JFET、BJT（双极结型晶体管）、IGBT（绝缘栅双极型晶体管）。而且，第一半导体器件甚至不限于实现为晶体管器件，而是还可以实现为二极管。本文以下参照图3对此进行更加详细的解释。
参照图1，共源共栅电路3包括由具有第一半导体器件1和第二半导体器件2的负载路径的串联电路形成的负载路径。共源共栅电路3的该负载路径连接在共源共栅电路3的第一负载节点32与第二负载节点33之间。共源共栅电路3还包括连接到第一半导体器件1的控制节点11的控制节点31。共源共栅电路3可以用作基于在共源共栅电路3的控制节点31与第一负载节点32之间接收到的驱动电压VDRV1而接通和关断的电子开关，其中该驱动电压等于图1中所示的实施例中的第一半导体器件1的驱动电压VDRV1。在接通状态（在下文中简称为通状态）中，共源共栅电路3的负载路径导通，使得电流可以流过负载路径。在关断模式（在下文中简称为断模式）中，负载路径阻断以便防止电流流过负载路径。
以下参照图2中所示的时序图来解释图1中所示的共源共栅电路3的操作的一种方式。仅仅出于该解释的目的，假定共源共栅电路3使其负载路径与电气负载Z串联连接，并且具有共源共栅电路3和负载Z的串联电路连接在分别接收诸如例如参考电势GND和正供电电势V+之类的供电电势的供电端子之间。然而，这仅仅是个示例。共源共栅电路3（比如常规电子开关）也可以使用在各种其它的电路拓扑（在图中未示出）中。
图2示意性地图示了第一半导体器件1的驱动电压VDRV1和负载路径电压VL1以及第二半导体器件2的驱动电压VDRV2和负载路径电压VL2的时序图。第一半导体器件1的负载路径电压VL1是第二负载节点13与第一负载节点12之间的电压。因此，第二半导体器件2的负载路径电压VL2是第二负载节点23与第一负载节点22之间的电压。
仅仅出于解释的目的，假定接通第一半导体器件1的驱动电压VDRV1的电压电平为高电平，并且关断第一半导体器件的驱动电压VDRV1的电压电平为低电平。在图2中，t1指代驱动电压VDRV1将第一半导体器件1从通状态切换到断状态的时间。这通过在t1处从高电平降至低电平的驱动电压VDRV1的电压电平来示意性地图示。在第一半导体器件1的通时间（其为驱动信号VDRV1具有通电平的时间）期间，第一半导体器件1的负载路径电压VL1相比于阻断第一半导体器件1的能力的电压而言非常低，并且在图2中所示的负载路径电压VL1的时序图中被绘制成基本上为零（0）。因此，第二负载节点13与分压器抽头14之间的电压V13-14在第一半导体器件1的通时间期间基本上为零（0）。这使第二半导体器件2在第一半导体器件1处于通状态时处于通状态。第二负载节点13与分压器抽头14之间的电压在下文中将被称为抽头电压V13-14。第二半导体器件2的驱动电压VDRV2对应于相反的抽头电压，也就是说
VDRV2=-V13-14 （1）。
在本实施例中，第二半导体器件2是常通式器件，这意味着第二半导体器件2在驱动电压VDRV2的电压电平为0时处于通状态。诸如例如图1中所示的耗尽型MOSFET之类的n型常通式晶体管器件在驱动电压的电压电平减小到负夹断电平时关断。第二半导体器件2的负夹断电平在下文中将被称为VPO2。
由于第一半导体器件1在时间t1处关断，因此第一半导体器件1的负载路径阻断，使得负载路径电压VL1开始增加。应当指出的是，在图2中，仅仅示意性地图示了负载路径电压。当负载路径电压VL1增加时，驱动电压VDRV2的电压电平首先基本上停留在零（0）处，从而导致第二半导体器件2保持通状态。当第一半导体器件1的负载路径电压VL1的电平达到显著高于零（0）的电平时，抽头电压V13-14开始增加，并且因此，第二半导体器件2的驱动电压VDRV2开始减小。参考以下第一半导体器件1的不同实施例来解释该效应。第二半导体器件在驱动电压VDRV2达到夹断电压VPO2时关断。此时，第二半导体器件2的负载路径电压VL2开始增加。第一半导体器件的负载路径电压VL1可以进一步增加，直到第二半导体器件2关断。在第二半导体器件2已经关断之后，第二半导体器件2的负载路径电压VL2增加，直到第一负载路径电压VL1加上第二负载路径电压VL2等于供电电压。如利用图2中的点线所示，第二晶体管器件2的驱动电压VDRV2可以减小到低于夹断电压的值。而且，负载路径电压VL1可以在已经达到夹断电压VPO2之后进一步增加。
图3图示了共源共栅电路3的另一实施例。在该实施例中，第一半导体器件1实现为具有第一负载节点12与第二负载节点13之间的负载路径并且具有分压器抽头14的二极管。二极管1的分压器抽头14连接到第二半导体器件2的控制节点21。类似于图1中所示的实施例中的那样，图3中所示的第二半导体器件2被实现为耗尽型MOSFET 2。然而，也可以使用任何其它类型的常通式晶体管器件。在这方面，对图1和对应描述做出参考。
类似于图1中所示的共源共栅电路，图3中所示的共源共栅电路3可以操作在导通状态中，其中共源共栅电路3允许电流在第一和第二负载节点32, 33之间流动，以及可以操作在阻断状态中，其中共源共栅电路3防止电流在第一和第二负载节点32, 33之间流动。另外，类似于图1中所示的共源共栅电路中那样，图3中所示的共源共栅电路的操作状态由第一半导体器件1掌控。也就是说，当第一半导体器件1处于通状态时共源共栅电路处于导通状态（通状态），并且当第一半导体器件1处于断状态时共源共栅电路3处于阻断状态（断状态）。然而，不同于图1中所示的共源共栅电路，共源共栅电路3的操作状态不由对应于参照图1解释的驱动信号VDRV1的驱动信号来限定，而是，图3中所示的共源共栅电路3的操作状态仅仅取决于在第一和第二负载节点32, 33之间施加的电压的极性。在图3中所示的实施例中，第一半导体器件1的第一负载节点12对应于二极管的阳极并且连接到共源共栅电路3的第一负载节点32。在该实施例中，二极管1在第二负载节点33与第一负载节点32之间的电压具有第一极性（为正）时阻断，并且二极管1在第二负载节点33与第一负载节点32之间的该电压具有第二极性（为负）时导通。当二极管1导通时，负载路径电压VL1在图3中所示的实施例中为负。因此，抽头电压V13-14为负并且第二晶体管器件2的驱动电压VDRV2为正。当二极管1阻断使得负载路径电压VL1增加时，当相反的抽头电压达到第二晶体管器件2的夹断电压时第二晶体管器件开始阻断。
图4示出实现为晶体管器件、特别地实现为MOSFET的第一半导体器件1的区段的竖直截面视图。参照图4，第一半导体器件1包括具有第一表面101和与第一表面101相对的第二表面102的半导体主体100。图4示出在竖直剖面中的第一半导体器件1，所述竖直剖面为垂直于第一和第二表面101, 102的剖面。半导体主体100包括内区110和边缘区120。
参照示意性地图示了半导体主体100的顶视图的图5，边缘区120围绕内区110。也就是说，边缘区120在半导体主体100的横向方向上终止实现在半导体主体100中的第一半导体器件1。根据一个实施例，边缘区120在背离内区110的那些侧面上邻接半导体主体100的边缘表面。“边缘表面”是在横向方向上终止半导体主体100的表面。根据另一实施例，除第一半导体器件1之外，至少一个另外的半导体器件（未示出）实现在半导体主体100中。在该实施例中，边缘区120布置在内区110与其中实现至少另外的半导体器件的半导体主体100的那些区之间。
参照图4，MOSFET包括内区110和边缘区120中的第一掺杂类型的漂移区41，以及至少在内区110中的漏区42。在图4中所示的实施例中，漏区42实现在内区110和边缘区120中。根据另一实施例（未示出），漏区42至少在边缘区120的一部分中被省略。漏区42可以邻接漂移区41。根据另外的实施例（在图4中以虚线图示），与漂移区41相同掺杂类型但是比漂移区41掺杂得更高的场停止区43布置在漂移区41与漏区42之间。漂移区41的掺杂浓度例如在1E13cm-3和1E18cm-3之间，并且特别地，在1E15cm-3和1E17cm-3之间，并且漏区42的掺杂浓度例如在1E19cm-3到1E21cm-3之间。
参照图4，MOSFET包括内区110中的至少一个晶体管单元50。晶体管单元包括与第一掺杂类型互补的第二掺杂类型的体区51，和第一掺杂类型的源区52。体区51形成与漂移区41的pn结并且将源区52从漂移区41分离。源区52的掺杂浓度例如在1E19cm-3和1E21cm-3之间，并且体区51的掺杂浓度例如在1E17cm-3和1E19cm-3之间。
参照图4，栅电极53邻近于体区51并且通过栅电介质54与体区51电介质绝缘。栅电极53服务于控制在源区52与漂移区41之间的体区51中沿栅电介质54的通电沟道。源区52和可选地、体区51电气连接到第一负载节点（源节点）12。漏区42电气连接到第二负载节点（漏节点）13，并且栅电极53电气连接到控制节点（栅节点）11。第一半导体器件1的这些单独节点仅仅示意性地图示在图4中。
根据一个实施例，MOSFET包括多个晶体管单元50，其通过使源区52连接到第一负载节点12，并且通过使栅电极53连接到控制节点11来并联连接。另外，各个晶体管单元50共享漂移区41和漏区42。
图4中所示的MOS晶体管可以实现为n型晶体管器件或者实现为p型晶体管器件。在n型晶体管器件中，源区52和漂移区41是n掺杂的，而体区51是p掺杂的。在p型器件中，各个器件区与n型器件中的对应器件区互补掺杂。另外，MOS晶体管可以实现为MOSFET或实现为IGBT。在MOSFET中，漏区42具有与漂移区41相同的掺杂类型，并且在IGBT中，漏区42具有与漂移区41的掺杂互补的掺杂类型。另外，MOS晶体管可以实现为增强型器件（常断式器件）或者实现为耗尽型器件（常通式器件）。在常断式器件中，体区51邻接源区52与漂移区41之间的栅电介质54。常通式器件包括与源区52和漂移区41相同的掺杂类型的沟道区55，沟道区55沿着源区42与漂移区41之间的栅电介质54。这样的沟道区55在图4中所示的一个晶体管单元中以虚线和点线图示。
参照图4，MOS晶体管还包括边缘区120中的第二掺杂类型的抽头区61。抽头区61连接到分压器抽头14并且布置在漂移区41中并且与体区51和漂移区41之间的pn结间隔开。在本实施例中，抽头区61基本上在半导体主体100的横向方向上与pn结间隔开并且可以邻接第一表面101，第一表面101是其中的晶体管单元50位于半导体主体100中的区域中的表面。
在下文中解释图4中所示的MOS晶体管的操作的一种方式，并且特别是具有抽头区61的内部分压器的操作的一种方式。参考以上的解释，MOS晶体管可以操作在通状态和断状态中。出于解释的目的，假定MOS晶体管为n型晶体管器件，并且在第二负载节点（漏节点13）和第一负载节点（源节点）12之间施加正负载电压VL1。
在通状态中，控制节点11与第一负载节点12之间的驱动电压VDRV1的电平是使得栅电极53通过在体区51中沿栅电介质生成反型沟道（在增强型器件的情况中）或者通过不耗尽沟道区55（在耗尽型器件的情况中）而导致沿栅电介质54的源区52与漂移区41之间的导电沟道。在该操作模式中，负载路径电压VL1基本上由横跨漂移区41的电压降给出并且基本上由通过MOS晶体管的电流限定。该负载路径电压与MOS晶体管的电压阻断能力相比相对低。例如，在具有范围在几十V到几百V之间的电压阻断能力的MOS晶体管中，在通状态中的负载路径电压的范围在几毫伏到几百毫伏之间。在通状态中，抽头61处的电势基本上对应于第二负载节点（漏节点）13处的电势，因为边缘区120中的电流相比于内区110中的电流而言非常低。
在断状态中，驱动电压VDRV1是使得栅电极53通过不生成体区51中的反型沟道（在增强型器件中）或者通过耗尽沟道区55（在耗尽型器件中）而防止源区52与漂移区41之间的导电沟道。在这种情况中，施加在第二负载节点13与第一负载节点12之间的电压反向偏置体区51和漂移区41之间的pn结，使得空间电荷区（耗尽区）在pn结处开始的漂移区41中扩展。该耗尽区随负载路径电压VL1增加而扩展得更加深入到漂移区41中。在图4中，点线示意性地图示了与在漂移区41中扩展的耗尽区相关联的电场的等势线。如从图4可以看到的，耗尽区在漏区42的方向上在漂移区41中扩展，而且还在半导体主体100的横向方向上在边缘区120中扩展。
根据一个实施例，抽头区61掺杂得过高以至于其不能被完全耗尽。因此，在断状态中，抽头区61具有对应于耗尽区在其中其首先到达抽头区61的位置处所具有的电势的电势。参考标记62指代图4中所示的实施例中的该位置。抽头电压V13-14对应于漏区42的电势与抽头区61的电势之间的差。在给定负载路径电压VL1处，抽头电压V13-14基本上取决于抽头区62与pn结之间的距离，其中抽头电压V13-14随pn结与抽头区61之间的距离增加而减小。如果负载路径电压VL1具有对于耗尽区到达抽头区61而言过低的电压电平，则抽头区61的电势基本上对应于漏区42的电势，使得抽头电压V13-14基本上为零。在这种情况中，抽头电压V13-14可能不足以关断第二半导体器件2（参见图1）。在这种情况中，仅第一半导体器件1接收施加到共源共栅电路3的负载路径的电压。
在图4中所示的实施例中，将等势线绘制成在内区110和边缘区120中具有相等距离。然而，这仅仅出于解释的目的。半导体器件1可以包括相比于内区中的电场（特别是沿第一表面101）降低边缘区120中的电场的构件。在这种情况中，沿第一表面101的横向方向上的等势线比在内区中的竖直方向上间隔开更远。也就是说，在断状态中，pn结与最大电势（漏电势）的位置之间的距离在内区110中可以比在边缘区120中更短。因此，横向方向上的边缘区120的尺寸可以比pn结与漏区42之间的最短距离更大。
根据一个实施例，pn结与抽头区之间的（最短）距离长于pn结与漏区42之间的（最短）距离的50%、75%或甚至90%，但是短于pn结与漏区42之间的（最短）距离的110%、150%或200%。如果pn结与抽头61之间的距离长于pn结与漏区42之间的距离的100%，则相比于内区110，在其中存在沿第一表面101的电场的构件的那些情况中，在抽头61和漏区42处可以存在不同的电势。
一般而言，pn结与抽头区之间的（最短）距离长于第一半导体器件的电流流动方向上的漂移区的（最短）长度的50%、75%或90%并且短于所述（最短）长度的200%、150%或110%。这还适用于本文在以下解释的第一半导体器件1的其它实施例。“在电流流动方向上的漂移区41的长度”是漂移区41在其中在第一半导体器件1的通状态中电流流过漂移区的方向上的尺寸。在图4中所示的实施例中，以及在以下解释的实施例中，电流流动方向对应于半导体主体100的竖直方向。
图6图示了实现为二极管的第一半导体器件1的一个实施例的竖直截面视图。类似于图4中所示的MOS晶体管，二极管包括半导体主体100的内区110和边缘区120中的第一掺杂类型的漂移区（其还可以称为基极区）71。第一发射极区72布置在内区110中并且具有与基极区71的掺杂类型互补的掺杂类型，使得第一发射极区72形成与半导体主体100的内区110中的基极区71的pn结。第一发射极区72连接到第一负载节点12。与基极区71相同掺杂类型但是比基极区71掺杂得更高的第二发射极区73连结与第一发射极区72相对的侧面上的基极区71。第二发射极区73连接到第二负载节点13。类似于图5中所示的MOS晶体管中那样，抽头区61布置在与形成在第一发射极区72与基极区71之间的pn结间隔开的边缘区120中。
出于解释的目的，假定第一发射极区72是p型掺杂的，并且假定基极区71和第二发射极区73是n型掺杂的。在该实施例中，二极管在将正向偏置pn结的电压施加在第一和第二负载节点12, 13之间时导通。在这种情况中，抽头区61的电势基本上对应于第二发射极区73的电势，使得抽头电压V13-14基本上为零。当负载路径电压VL1反向偏置pn结时，耗尽区（由图6中的点状等势线表示）在基极区71中扩展。在二极管的该操作状态中，抽头电压V13-14在耗尽区扩展超过抽头区61时变为正（如图6中所图示的）。
根据图7中所示的另外的实施例，二极管被实现为肖特基二极管。本质上，肖特基二极管与图6中所示的pn结的不同之处在于肖特基二极管（而不是第一发射极区（图6中的72））包括形成与基极区71的肖特基接触的第一表面101上的肖特基金属81。图7中所示的肖特基二极管如图6中所示的pn二极管那样操作。也就是说，取决于负载路径电压VL1的极性，肖特基二极管导通或阻断。在图7中所示的实施例中，肖特基二极管在负载路径电压VL1为正时（也就是说，在负载路径电压VL1具有图7中所示的极性时）阻断，并且在负载路径电压VL1为负时（也就是说，在负载路径电压VL1具有与图7中所示的极性相反的极性时）导通。当肖特基二极管阻断时，空间电荷区（耗尽区）在基极区71中扩展，如图7中所示的点状等势线所图示的那样。
尽管在图5中示出晶体管单元50的一个实施例，但是应当指出的是，这仅仅出于图示的目的。MOS晶体管可以利用任何类型的晶体管单元实现。图8图示了晶体管单元50的另一实施例。在该实施例中，晶体管单元50除体区51、源区52、栅电极53和栅电介质54之外包括延伸到漂移区41中并且通过场电极电介质57与漂移区41电介质绝缘的场电极56。场电极56可以连接到第一负载节点（源节点）12，或者控制节点（栅节点）11。然而，在图8中未明确示出这些连接中的任一个。
场电极56的目的是当MOS晶体管处于断状态时（也就是说，当耗尽区在漂移区41中扩展时）提供与漂移区41中的掺杂剂电荷的相反电荷（countercharge）。因此，漂移区41可以以比没有场电极的常规器件更高的掺杂浓度实现，以便降低MOS晶体管的通态电阻。
图9图示了第一半导体器件的边缘区120的另一实施例。该边缘区可以使用在本文之前所解释的任何第一半导体器件中。
在图9中所示的实施例中，抽头区61位于两个沟槽之间的半导体台面区中，其中这两个沟槽中的每一个包括场电极652, 654，其通过场电极电介质642, 643与漂移区41, 71电介质绝缘。根据一个实施例，场电极651-654电气浮动，也就是说，它们不电气连接到半导体器件的端子或半导体区中的一个。
可选地，除抽头区61之外，边缘区120包括沿第一表面101的与漂移区41, 71互补掺杂类型的另外的掺杂区621-624。在下文中，这些掺杂区621-624也将被称为内掺杂区。在图9中所示的实施例中，这些另外的半导体区621-624中的每一个被布置成邻近于具有场电极和场电极电介质的至少一个沟槽。在图9中所示的实施例中，除形成抽头区61位于其中的台面区的两个沟槽之外，存在具有场电极651, 654和场电极电介质641, 644的两个附加沟槽。这些附加沟槽中的每一个形成具有被布置成邻近于抽头区61的沟槽的台面区，其中两个半导体区，即半导体区622, 623，位于相邻沟槽之间的台面区中。根据一个实施例，场电极651-654中的至少一个电气连接到一个内区。例如，至少一个场电极连接到在pn结的方向上邻近于至少一个场电极的内掺杂区621-624。作为示例，场电极651可以连接到内掺杂区621。根据另一实施例，场电极651-654中的每一个连接到在pn结的方向上邻近的内掺杂区621-624。根据又一实施例，场电极651-654是浮动的。
参照图9，存在两个相邻沟槽之间的半导体台面区，其中这些沟槽中的每一个包括场电极651-654中的一个和对应的场电极电介质641-644。如图9中所示，可选的掺杂内区621-624中的每一个可以邻接台面区的两个相对侧上的场电极电介质641-644。根据另一实施例（未示出），掺杂内区621-624中的至少一个与场电极电介质641-644间隔开，使得漂移区41的区段延伸到掺杂内区621-624与邻近的场电极电介质641-644之间的第一表面。
具有场电极651-654和对应场电极电介质641-644的沟槽可以每一个具有围绕内区110的环形式。环可以是矩形（可选地具有圆角）、多边形、椭圆形、圆形等。
根据另一实施例，沟槽是细长沟槽，其中这些细长沟槽中的四个或更多形成围绕内区的环结构。图10示意性地示出围绕内区110的那些四个细长沟槽中的两个的顶视图。在图10中，65i指代场电极，并且64i指代这些细长沟槽中的每一个中的对应场电极电介质。可选地，存在包括平行于这些沟槽中的每一个的场电极和场电极电介质的至少一个另外的沟槽，以便形成至少一个另外的环结构。
参照图10，细长沟槽在环结构的角落区中间隔开。“角落区”是其中两个细长沟槽邻近的那些区。一个环结构的两个细长沟槽之间的最短距离可以不同于图9中所示的两个相邻环结构的沟槽之间的距离。在图10中，62i+1指代邻近于沟槽的另一掺杂内区。该掺杂内区62i+1分别通过沟槽（未示出）或通过互补掺杂类型的掺杂区67i（如所示）与抽头区61或内区62i+1分离。
参照图10，抽头区61或可选的掺杂内区62i分别可以具有环形式。该环可以邻接细长沟槽（如所图示的）。根据另一实施例（未示出），抽头区61和可选的掺杂内区62i分别与细长沟槽间隔开。根据图11中所示的另一实施例，抽头区61或一个掺杂内区62i包括在角落区中间隔开的细长区。那些细长区可以邻接沟槽（如所示），或者与沟槽间隔开（未示出）。
参照图9，可选地存在位于沟槽以下的与漂移区41,71互补的掺杂类型的掺杂半导体区661-664。根据一个实施例，这些区661-664的掺杂浓度是使得半导体器件的断状态中的这些半导体区661-664可以被完全耗尽。根据一个实施例，这些半导体区661-664是浮动的。尽管图9示出在每一个沟槽下方的掺杂区661-664，但是这仅仅是个示例。根据一个实施例，对应于图9中所示的区661-664中的一个的掺杂区位于至少一个沟槽下方但是不在每一个沟槽下方。例如，掺杂区位于第一沟槽下方，第一沟槽位于内区与第二沟槽之间，并且在第二沟槽下方不存在这样的掺杂区。
在本文之前解释的实施例中，抽头区61位于半导体器件的边缘区120中，其中边缘区120围绕内区110。诸如例如在晶体管器件的情况中的晶体管单元、在二极管的情况中的发射极区或者在肖特基二极管的情况中的肖特基金属或前述各项的组合之类的有源器件区位于内区110中。然而，将抽头区61布置在半导体器件的边缘区120中仅仅是一个示例。
在具有如图8中所示的拓扑的半导体器件中，抽头区61可以位于与体区51间隔开的台面区130中。
图12示出在图8中所示的剖面A-A中的这样的台面区130的竖直截面视图。该剖面A-A在台面区130的纵向方向上穿过台面区130。在图12中，参考标记57指代场电极电介质57的下端，其对应于形成台面区130的沟槽的下端。如从图10可以看到的，体区51（和布置在体区51中的源区52）不沿台面区130的完整长度延伸。抽头区61位于在半导体主体100的横向方向上与体区51间隔开并且邻接第一表面101的台面区130中。根据一个实施例，在每一个台面区130中存在一个体区51。如图10中所示，该体区具有远离抽头区61的纵向端。
根据图13中所示的另一实施例，体区51包括在台面区130中的至少两个体区区段。在该实施例中，抽头区61布置在这两个体区区段之间并且在半导体主体的横向方向上与这些体区区段中的每一个分离。在图12和13中所示的每一个实施例中，体区51与抽头区之间的（最短）距离如之前所解释的那样。也就是说，距离长于体区52与漏区41之间的（最短）距离的50%、75%或90%并且短于所述（最短）距离的110%、150%或200%。
参照图12和13，体区51或一个体区区段51分别可以包括一个源区52。根据另一实施例（在图12和13中以点线示出），存在间隔开并且每一个连接到第一负载端子12的若干源区。负载端子12可以连接到源区52之间的区段中的体区51。可选地，存在源区52之间的更高掺杂的体接触区51'，并且第一负载端子连接到那些接触区51'。
根据一个实施例，半导体器件包括多个半导体台面区，其中每一个台面区包括至少一个体区51和每一个体区51中的至少一个源区52。根据一个实施例，存在至少一个但是少于全部台面区中的抽头区。根据另一实施例，存在每一个台面区中的抽头区。在存在两个或更多抽头区的情况中，这些抽头区61连接到器件的抽头14。
图14图示了共源共栅电路3的另外的实施例。在该实施例中，共源共栅电路3包括一个第一半导体器件1和若干第二半导体器件21-2n。这些第二半导体器件21-2n中的每一个包括控制节点211-21n和第一负载节点221-22n与第二负载节点231-23n之间的负载路径。第二半导体器件21-2n的负载路径串联连接，并且与第一半导体器件1的负载路径串联连接。由第一半导体器件1的负载路径和第二半导体器件21-2n的负载路径形成的该串联电路连接在共源共栅电路3的负载节点32, 33之间。第一半导体器件1实现为图14中所示的实施例中的晶体管器件。然而，这仅仅是个示例，也可以使用可以用作第一半导体器件1的任何其它类型的半导体器件。第一半导体器件1的分压器抽头14连接到使其负载路径直接连接到第一半导体器件1的负载路径的第二半导体器件21的控制节点211。该第二半导体器件21也被实现有分压器抽头241，其中该分压器抽头241连接到使其负载路径直接连接到半导体器件21的负载路径的第二半导体器件22的控制节点212。第二半导体器件22的分压器抽头242连接到第二半导体器件2n的控制节点21n。在图14中所示的实施例中，存在n=3个第二半导体器件。然而，这仅仅是个示例。任意选择串联连接的第二半导体器件的数目。一般而言，在具有n个第二半导体器件的共源共栅电路3中，存在被实现有分压器抽头的n-1个半导体器件，其中这些第二半导体器件中的每一个的分压器抽头连接到直接邻近的第二半导体器件的控制节点。“直接邻近的第二半导体器件”是使其负载路径直接连接到具有分压器抽头的半导体器件的负载路径的半导体器件。具有分压器抽头的第二半导体器件，诸如第二半导体器件21-22，可以如本文之前参考第一半导体器件1解释的那样实现。根据一个实施例，这些第二半导体器件21-2n是耗尽型MOSFET，特别地为n型耗尽型MOSFET。根据另一实施例，第二半导体器件21-22中的每一个被实现有分压器抽头。然而，最上面的器件2n的抽头简单地未被连接（开路负载）。
尽管已经公开了本发明的各种示例性实施例，但是本领域技术人员将清楚的是，可以做出将实现本发明的一些优点而不脱离于本发明的精神和范围的各种改变和修改。对本领域技术人员而言显而易见的是，可以适当地更换执行相同功能的其它组件。应当提到的是，参考特定图解释的特征可以与其它图的特征组合，甚至是在其中这尚未被明确提到的那些情况中。另外，本发明的方法可以以所有软件实现（使用适当的处理器指令）或以利用硬件逻辑和软件逻辑的组合的混合实现来实现以实现相同的结果。对发明概念的这样的修改意图被随附权利要求所覆盖。
诸如“以下”、“下方”、“下部”、“之上”、“上部”等等之类的空间相关术语被用于便于描述以解释一个元件相对于第二元件的定位。这些术语意图涵盖除与图中描绘的那些不同的取向之外的器件的不同取向。另外，诸如“第一”、“第二”等等之类的术语也被用于描述各种元件、区域、区段等，并且同样不意图是限制性的。在说明书通篇，相同的术语是指相同的元件。
如本文所使用的，术语“具有”、“含有”、“包含”、“包括”等等是开放式术语，其指示所陈述的元件或特征的存在，但是不排除附加的元件或特征。冠词“一”、“一个”和“所述”意图包括复数以及单数，除非上下文以其它方式明显指示。
考虑到以上变型和应用的范围，应当理解的是，本发明不受前述描述限制，也不受附图限制。而是，本发明仅受接下来的权利要求及其法律等同物限制。

Claims (19)

1.一种电子电路，包括：
第一半导体器件，包括负载路径和具有分压器抽头的内部分压器；以及
第二半导体器件，包括负载路径和控制节点，
其中第一半导体器件和第二半导体器件使其负载路径串联连接并且其中第一半导体器件的分压器抽头耦合到第二半导体器件的控制节点。
2.根据权利要求1所述的电子电路，其中第一半导体器件还包括控制节点。
3.根据权利要求1所述的电子电路，其中第二半导体器件为晶体管。
4.根据权利要求3所述的电子电路，其中晶体管选自包括以下各项的组：
MOSFET；
JFET；和
IGBT。
5.根据权利要求4所述的电子电路，其中MOSFET是常通式MOSFET。
6.根据权利要求1所述的电子电路，其中第一半导体器件为晶体管。
7.根据权利要求6所述的电子电路，其中晶体管选自包括以下各项的组：
MOSFET；
JFET；和
IGBT。
8.根据权利要求7所述的电子电路，其中MOSFET是常断式MOSFET。
9.根据权利要求1所述的电子电路，其中第一半导体器件为二极管。
10.根据权利要求1所述的电子电路，其中第一半导体器件包括：
半导体主体；
第一导电类型的漂移区；
漂移区与另外的器件区之间的结；
与漂移区中的第一导电类型互补的第二导电类型的抽头区，其中
抽头区远离结，
分压器抽头耦合到抽头区，并且
第一半导体器件的负载路径包括漂移区。
11.根据权利要求10所述的电子电路，其中结为pn结，并且另外的器件区是与第一导电类型互补的第二导电类型的半导体区。
12.根据权利要求10所述的电子电路，其中结为肖特基结，并且另外的器件区包括肖特基金属。
13.根据权利要求11所述的电子电路，其中第一半导体器件为MOS晶体管，另外的器件区为体区，并且第一半导体器件还包括：
通过体区与漂移区分离的源区；
邻近于体区并且通过栅电介质与体区电介质绝缘的栅电极；以及
通过漂移区与体区分离的漏区。
14.根据权利要求11所述的电子电路，其中第一半导体器件为二极管，另外的器件区为第一发射极区，并且第一半导体器件还包括：
通过漂移区与第一发射极区分离的第二发射极区。
15.根据权利要求10所述的电子电路，
其中半导体主体包括内区和边缘区，
其中结在内区中，并且
其中抽头区在边缘区中。
16.根据权利要求10所述的电子电路，其中结与抽头区之间的距离长于第一半导体器件的电流流动方向上的漂移区的长度的50%、75%或90%。
17.根据权利要求10所述的电子电路，其中结与抽头区之间的距离短于第一半导体器件的电流流动方向上的漂移区的长度的110%、150%或200%。
18.根据权利要求10所述的电子电路，其中第一半导体器件包括栅端子、源端子、漏端子，并且其中分压器抽头形成第一半导体器件的与栅端子、源端子和漏端子电隔离的分立端子。
19.根据权利要求13所述的电子电路，其中抽头区被部署在半导体主体的与体区相同的表面上，其中漏区被部署在主体的与体区相对的表面上，并且其中漂移区将抽头区与漏区电分离。
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