CN105206211A - 显示装置 - Google Patents

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Abstract

本公开涉及显示装置。根据本公开的显示装置包括像素阵列，该像素阵列包括第一颜色至第四颜色的第一组子像素和第一颜色至第四颜色的第二组子像素。显示装置还包括被配置成生成第一数据电压和第二数据电压的数据驱动器，第一数据电压相对于被施加至像素阵列的公共电压具有第一极性并且第二数据电压相对于公共电压具有与第一极性不同的第二极性，并且其中，数据驱动器经由数据线将第一极性的第一数据电压施加至第一颜色至第四颜色的第一组子像素，并且随后经由数据线将第二极性的第二数据电压施加至第一颜色至第四颜色的第二组子像素。

Description

显示装置
相关申请的交叉引用
本申请要求于2014年6月27日提交的韩国专利申请No.10-2014-0079573、于2014年8月6日提交的韩国专利申请No.10-2014-0101323以及于2014年10月27日提交的韩国专利申请No.10-2014-0146039的权益，其全部内容通过引用目的并入本文就像在本文中阐述一样。
技术领域
本公开内容的实施方式涉及显示装置，在所述显示装置中，每个像素被划分成红色子像素、绿色子像素、蓝色子像素和白色子像素。
背景技术
各种平板显示例如液晶显示(LCD)、等离子体显示面板(PDP)、有机发光二极管(OLED)显示和电泳显示(EPD)得到发展。液晶显示通过基于数据电压控制而施加至液晶分子的电场来显示图像。有源矩阵液晶显示包括每个像素中的薄膜晶体管(TFT)。
液晶显示包括：液晶显示面板；背光单元，该背光单元将光照射在液晶显示面板上；源极驱动器集成电路(IC)，该源极驱动器集成电路用于将数据电压提供至液晶显示面板的数据线；栅极驱动器IC，该栅极驱动器IC用于将栅极脉冲(或扫描脉冲)提供至液晶显示面板的栅极线(或扫描线)；控制电路，该控制电路用于控制源极驱动器IC和栅极驱动器IC；光源驱动电路，该光源驱动电路用于驱动背光单元的光源；等。
将白色(W)子像素添加至包括红色(R)子像素、绿色(G)子像素和蓝色(B)子像素的每个像素的液晶显示得到发展。在以下的描述中，将每个像素划分成R子像素、G子像素、B子像素和W子像素的显示装置被称为RGBW型显示装置。W子像素增大每个像素的亮度并且减少背光单元的亮度，从而减少液晶显示的功耗。
近来，能够减少源极驱动器IC的数量的各种方法试图减少具有高分辨率的大屏幕显示装置的成本。然而，由于像素的非均匀充电状态、极性的非均匀分布等，可能产生显示面板的线之间的亮度偏差，从而产生图像质量的降低。
发明内容
本公开内容的实施方式提供能够提高RGBW型DRD(双速率驱动)显示装置的图像质量的显示装置。
在一个方面，存在包括多个数据线和多个栅极线的显示装置，该显示装置包括像素阵列，该像素阵列包括第一颜色至第四颜色的第一组子像素和第一颜色至第四颜色的第二组子像素，第一组子像素和第二组子像素连接至相同的数据线。显示装置还包括被配置成生成第一数据电压和第二数据电压的数据驱动器，第一数据电压相对于施加至像素阵列的公共电压具有第一极性，并且第二数据电压相对于公共电压具有与第一极性不同的第二极性，并且其中，数据驱动器经由数据线将第一极性的第一数据电压施加至第一颜色至第四颜色的第一组子像素，并且随后经由数据线将第二极性的第二数据电压施加至第一颜色至第四颜色的第二组子像素。
数据驱动器依次生成第一颜色至第四颜色在第一极性处的数据电压，并且依次生成第一颜色至第四颜色在第二极性处的第二数据电压。
数据驱动器包括：第一开关，该第一开关被配置成在第一定时接通并且在属于第一数据线组的数据线上的子像素之间进行电荷共享；以及第二开关，该第二开关被配置成在与第一定时不同的第二定时接通并且在属于第二数据线组的数据线上的子像素之间进行电荷共享。
在另一方面，显示装置包括：多个栅极线；多个数据线，该数据线与栅极线相交；多个像素，每个像素包括不同颜色的多个子像素并且多个子像素被布置在与像素对应的行中；数据驱动器，该数据驱动器使用相对于施加至多个像素的公共电压具有第一极性的第一数据电压依次驱动第一组子像素，第一组子像素中的子像素中的属于不同的像素的至少一些子像素位于不同的行中，并且第一组子像素中的每个子像素与不同的颜色关联；以及栅极驱动器，该栅极驱动器被配置成将栅极脉冲提供至多个栅极线，栅极脉冲与第一数据电压同步。
附图说明
所包括的附图用于提供对本发明的进一步的理解并且结合在本说明书中并构成本说明书的一部分，附图示出本发明的实施例并且与描述一起用于阐述本发明的原理。在附图中：
图1是示出根据示例性实施方式的显示装置的框图；
图2示出根据一个实施方式的源极驱动器集成电路(IC)和覆晶薄膜(COF)；
图3至图6示出根据第一实施方式的像素阵列的充电顺序和数据电压的极性；
图7示出每种颜色的数据的用于补偿图6所示的像素的电荷量之间的差异的伽马补偿曲线；
图8示出根据第一实施方式的定时控制器的用于实现图3至图6所示的像素阵列的数据电压充电顺序的数据重新排列处理；
图9至图12示出根据第二实施方式的像素阵列的充电顺序和数据电压的极性；
图13示出每种颜色的数据的用于补偿图12所示的像素的电荷量之间的差异的伽马补偿曲线；
图14A至图14G示出在图5所示的像素阵列中再现的各种颜色；
图15示出根据示例性实施方式的像素阵列的结构应用于缺少W子像素的RGB型颜色显示装置的示例；
图16A至图16F示出在图5所示的RGB型颜色显示装置中再现的各种颜色；
图17A和图17B示出RGBW型显示装置的像素阵列被划分成多个块并且相邻的块的极性分布被反转的示例；
图18A和图18B示出RGB型显示装置的像素阵列被划分成多个块并且相邻的块的极性分布被反转的示例；
图19A至图19D和图20A至图20D示出两种类型的问题图案作为示例并且示出第一块和第二块之间的极性抵消效果；
图21示出根据本公开内容的第三实施方式的像素阵列的充电顺序；
图22示出根据本公开内容的第四实施方式的像素阵列的充电顺序；
图23A至图23H示出应用根据第三实施方式和第四实施方式的像素阵列的充电顺序的各种示例；
图24至图29示出应用根据第三实施方式的像素阵列的充电顺序的像素阵列的极性以及像素的电荷量；
图30示出驱动根据第三实施方式的像素阵列中的奇序数的栅极线的示例；
图31示出驱动根据第三实施方式的像素阵列中的偶序数的栅极线的示例；
图32和图33示出两种类型的问题图案作为示例并且示出RGBW型DRD显示装置的图像质量提高效果。
图34至图43示出根据示例性实施方式的显示装置中的数据电压的充电顺序的各种示例；
图44是示出通用高阻抗(Hi-Z)切换方法和通用电荷共享方法的波形图；
图45是示出根据第一实施方式的源极驱动器IC的电路图；
图46是示出根据示例性实施方式的用于控制电荷共享方法的极性控制信号的波形图；
图47是示出施加至第一数据线至第四数据线的数据电压的极性波形、输出定时波形和电荷共享定时波形的波形图；
图48是示出根据示例性实施方式的电荷共享定时的波形图；
图49示出根据示例性实施方式的电荷共享方法、通用hi-Z(阻抗)切换方法和通用电荷共享方法关于数据电压的电荷量、频率和动态功耗的比较；
图50示出通用hi-Z(阻抗)切换方法、通用电荷共享方法和根据示例性实施方式的电荷共享方法针对白色的比较；
图51示出通用hi-Z(阻抗)切换方法、通用电荷共享方法和根据示例性实施方式的电荷共享方法针对红色的比较；
图52示出通用hi-Z(阻抗)切换方法、通用电荷共享方法和根据示例性实施方式的电荷共享方法针对绿色的比较；
图53示出通用hi-Z(阻抗)切换方法、通用电荷共享方法和根据示例性实施方式的电荷共享方法针对蓝色的比较；
图54示出通用hi-Z(阻抗)切换方法、通用电荷共享方法和根据示例性实施方式的电荷共享方法针对青色的比较；
图55示出通用hi-Z(阻抗)切换方法、通用电荷共享方法和根据示例性实施方式的电荷共享方法针对黄色的比较；
图56示出通用hi-Z(阻抗)切换方法、通用电荷共享方法和根据示例性实施方式的电荷共享方法针对品红色的比较；
图57是示出根据第二实施方式的源极驱动器IC的电路图；以及
图58是示出根据第三实施方式的源极驱动器IC的电路图。
具体实施方式
根据示例性实施方式的显示装置可以被实现为能够显示颜色的平板显示例如液晶显示(LCD)、等离子体显示面板(PDP)和有机发光二极管(OLED)显示。在以下描述中，将使用液晶显示作为平板显示的示例来描述本公开内容的实施方式。也可以使用其他平板显示。例如，可以将根据本公开内容的实施方式的红色(R)子像素、绿色(G)子像素、蓝色(B)子像素和白色(W)子像素的布置应用于OLED显示。
现在，将详细提及本公开内容的实施方式，本公开内容的实施方式的示例在附图中示出。如果可能，贯穿附图将使用相同的附图标记来指示相同或相似的部件。要注意，如果确定现有技术可能会误导本发明的实施方式，则将省略对该技术的详细描述。
参照图1和图2，根据本公开内容的示例性实施方式的显示装置包括具有像素阵列的显示面板100和用于将输入图像的数据写在显示面板100上的显示面板驱动电路。用于将光均匀地照射到显示面板100上的背光单元可以布置在显示面板100下面。
根据本公开内容的实施方式的显示装置可以被实现为双速率驱动(DRD)显示装置，在双速率驱动显示装置中，沿水平方向(例如，x轴方向或者行线方向)彼此相邻的两个子像素彼此共享一个数据线，以减少源极驱动器集成电路(IC)的数量。在DRD显示装置中，因为像素阵列的数据线的数量减少，所以源极驱动器IC的数量可以减少至原来的一半。另外，在DRD显示装置中，源极驱动器IC的操作频率增大至原来的二倍。
显示面板100包括彼此相对放置的上基板和下基板，其中，在上基板和下基板之间插入有液晶层。显示面板100的像素阵列包括以基于数据线S1至数据线Sm与栅极线G1至栅极线Gn的交叉结构的矩阵形式布置的像素。
显示面板100的下基板包括数据线S1至数据线Sm、栅极线G1至栅极线Gn、薄膜晶体管(TFT)、连接至TFT的像素电极1、连接至像素电极1的存储电容器Cst等。每个像素使用液晶分子来调节光的透射量，从而显示视频数据的图像，该液晶分子由被通过TFT充电至数据电压的像素电极1与公共电压Vcom被提供至其的公共电极2之间的电压差来驱动。
在显示面板100的上基板上形成有包括黑矩阵(blackmatrix)和彩色滤光片的彩色滤光片阵列。在竖直电场驱动方式例如扭转向列(TN)模式和竖直对准(VA)模式中，公共电极2形成在上基板上。在水平电场驱动方式例如面内切换(IPS)模式和边缘场切换(FFS)模式中，公共电极2与像素电极1一起形成在下基板上。偏振片分别附接至显示面板100的上基板和下基板。用于设置液晶的预倾斜角的取向层分别形成在显示面板100的上基板和下基板上。
根据本公开内容的实施方式的液晶显示可以被实现为包括透射液晶显示、半透半反液晶显示和反射液晶显示的任何类型的液晶显示。透射液晶显示和半透半反液晶显示需要背光单元。背光单元可以被实现为直接型背光单元或边缘型背光单元。
显示面板驱动电路将输入图像的数据写在像素上。写在像素上的数据包括R数据、G数据、B数据和W数据。显示面板驱动电路包括数据驱动器102、栅极驱动器104、定时控制器20和伽马校正连接单元22。
数据驱动器102依次生成第一颜色至第四颜色在第一极性处的数据电压。数据驱动器102将第一颜色的数据电压的第一极性反转成第二极性并且依次生成第一颜色至第四颜色在第二极性处的数据电压。相对于公共电压Vcom来设置第一极性和第二极性。例如，数据电压的第一极性可以表示小于公共电压Vcom的值并且数据电压的第二极性可以表示大于公共电压Vcom的值。可替选地，数据电压的第一极性可以表示大于公共电压Vcom的值并且数据电压的第二极性可以表示小于公共电压Vcom的值。数据驱动器102包括第一开关和第二开关。第一开关在第一电荷共享定时处接通并且对属于第一数据线组的数据线S1和数据线S3进行电荷共享。第二开关在与第一电荷共享定时不同的第二电荷共享定时处接通并且对属于第二数据线组的数据线S2和数据线S4进行电荷共享。
如图2所示，数据驱动器102包括一个或更多个源极驱动器ICSIC。源极驱动器ICSIC安装在柔性基板例如带式携带包(TCP)或覆晶薄膜(COF)上并且安装在显示面板100上。源极驱动器ICSIC的数据输出通道连接至像素阵列的数据线S1至数据线Sm。
源极驱动器ICSIC接收输入图像的来自定时控制器20的数字视频数据。发送至源极驱动器ICSIC的数字视频数据包括R数据、G数据、B数据和W数据。源极驱动器ICSIC在定时控制器20的控制下将输入图像的RGBW数字视频数据转换成正伽马补偿电压和负伽马补偿电压并且输出正数据电压和负数据电压。源极驱动器ICSIC的输出电压被提供至数据线S1至数据线Sm。
每个像素包括R子像素、G子像素、B子像素和W子像素。如果应用像素排列绘制算法(pentilerenderingalgorithm)，则每个像素可以包括两种颜色的子像素。例如，第一像素可以包括R子像素和G子像素，并且第二像素可以包括B子像素和W子像素。然而，本公开内容的实施方式不限于此。
两个水平相邻的子像素共享一个数据线并且通过所述一个数据线被充电至分时数据电压。与通用像素阵列结构相比，数据线共享结构可以减少相同分辨率下的数据线的数量和源极驱动器IC的数量。
源极驱动器ICSIC在定时控制器20的控制下可以在等于或大于两个水平时段并且等于或小于N/2个水平时段的一个周期中使要提供至像素的数据电压的极性反转，其中，N为显示面板的竖直分辨率。图5、图6、图12和图13示出在两个水平时段2H的周期中数据电压被源极驱动器ICSIC反转的示例，但本公开内容的实施方式不限于此。存在于像素阵列的两个线上的共享相同的数据线的四个子像素依次被充电至四种颜色的数据电压，在两个水平时段期间该数据电压从源极驱动器IC依次被输出。在本文中所公开的实施方式中，如图4所示，像素阵列的两个线指示两个相邻的行线例如L1和L2。
源极驱动器ICSIC响应于极性控制信号POL在两个水平时段2H期间保持四种颜色的要被充电至相同极性的四个子像素的数据电压并且以两个水平时段2H为周期反转数据电压的极性。因此，源极驱动器ICSIC在四个水平时段4H期间依次输出八个数据电压并且以两个水平时段2H为周期反转数据电压的极性。
本公开内容的实施方式增大了数据电压的极性反转周期并且减少了数据电压的转变数量。因此，本公开内容的实施方式可以减少源极驱动器IC的功耗和热生成量。
根据本公开内容的实施方式的显示装置在两个水平时段2H期间将第一颜色的数据写在第一颜色的子像素上并且然后将数据写在第二颜色至第四颜色的子像素上，在两个水平时段2H中，四种颜色的数据电压具有相同的极性并且依次被输出。图3和图9示出在数据电压保持相同的极性的时段期间RGBW子像素按照W数据电压、R数据电压、B数据电压和G数据电压的顺序或者按照W数据电压、B数据电压、R数据电压和G数据电压的顺序被充电的示例。在像素阵列的所有的像素中，仅在W数据电压中产生数据电压的极性反转。四种颜色的数据的写入顺序不限于图3和图9所示的示例。当子像素通过相同的数据线依次被充电至相同极性的数据电压时，第一充电数据电压的量相对小于随后的数据电压。
在图3和图4的示例中，彼此共享一个数据线S1并且依次被充电至相同极性的数据电压的RGBW子像素之间的连接关系如下。W子像素被布置在显示面板100的第K+1行线L1上，其中，K为零和正整数。R子像素被布置在显示面板100的第K+3行线L3上；B子像素被布置在显示面板100的第K+2行线L2上；以及G子像素被布置在显示面板100的第K+4行线L4上。
W子像素W11包括第一TFTT11，第一TFTT11响应于通过第I栅极线G4提供的第一栅极脉冲将通过第J数据线S1提供的W数据电压提供至第一像素电极P11，其中，I和J为正整数。第一TFTT11包括连接至第一栅极脉冲被提供至其的第I栅极线G4的栅极、连接至第J数据线S1的漏极以及连接至第一像素电极P11的源极。
R子像素电极R31包括第二TFTT12，第二TFTT12响应于通过第I+1栅极线G5提供的第二栅极脉冲将通过第J数据线S1提供的R数据电压提供至第二像素电极P12。第二TFTT12包括连接至第二栅极脉冲被提供至其的第I+1栅极线G5的栅极、连接至第J数据线S1的漏极以及连接至第二像素电极P12的源极。
B子像素B21包括第三TFTT13，第三TFTT13响应于通过第I+2栅极线G6提供的第三栅极脉冲将通过第J数据线S1提供的B数据电压提供至第三像素电极P13。第三TFTT13包括连接至第三栅极脉冲被提供至其的第I+2栅极线G6的栅极、连接至第J数据线S1的漏极以及连接至第三像素电极P13的源极。
G子像素G41包括第四TFTT14，第四TFTT14响应于通过第I+3栅极线G7提供的第四栅极脉冲将通过第J数据线S1提供的G数据电压提供至第四像素电极P14。第四TFTT14包括连接至第四栅极脉冲被提供至其的第I+3栅极线G7的栅极、连接至第J数据线S1的漏极以及连接至第四像素电极P14的源极。
当在两个水平时段的周期中源极驱动器ICSIC反转数据电压的极性时，以一点(1-dot)反转方案和两点(2-dot)反转方案来驱动像素阵列。像素阵列包括沿水平方向X和竖直方向Y的其中数据电压的极性在每一个点(例如，一个子像素)被反转的像素以及其中数据电压的极性在每两个点(例如，两个子像素)被反转的像素。一个点意味着根据一个实施方式的一个子像素。根据本公开内容的实施方式的显示装置以一点反转方案来控制像素阵列的极性，并且因此可以防止在相同极性的数据电压以线形式或块形式集中时所出现的亮度差和闪烁。源极驱动器ICSIC的输出数据的极性反转周期与像素阵列的极性反转周期不同的原因在于，由于图4和图5所述的像素阵列的结构，所以栅极脉冲不依次施加至像素阵列的栅极线。
栅极驱动器104在定时控制器20的控制下将栅极脉冲依次提供至栅极线G1至栅极线Gn。从栅极驱动器104输出的栅极脉冲与像素将要被充电至其的正视频数据电压和负视频数据电压同步。在相同的制造工艺中，栅极驱动器104可以与像素阵列一起直接形成在显示面板100的下基板上，以减少IC的成本。直接形成在显示面板100的下基板上的栅极驱动器104已知为栅极内面板(GIP)电路。
如图4和图10所示，栅极驱动器104的输出通道通过链接线31分别连接至像素阵列的栅极线G1至栅极线Gn。另外，如图4和图10所示，链接线31的至少一部分彼此交叉，以在不改变栅极驱动器104的输出通道的情况下将栅极脉冲不依次提供至像素阵列。因此，栅极驱动器104将栅极脉冲从第一输出通道依次输出至第n输出通道，但是栅极脉冲不依次提供至像素阵列的栅极线G1至栅极线Gn。根据本公开内容的实施方式的显示装置通过交叉的链接线31将栅极驱动器104连接至像素阵列的栅极线G1至栅极线Gn，并且因此可以在不改变栅极驱动器104的输出通道的情况下将栅极脉冲不依次地提供至栅极线G1至栅极线Gn。
定时控制器20将从主机系统24接收的输入图像的RGB数据转换成RGBW数据并且将RGBW数据发送至数据驱动器102。定时控制器20和数据驱动器102之间的用于数据传输的接口可以使用微型(mini)低电压差分信号(LVDS)接口或者嵌入式面板接口(EPI)。在美国专利No.7,898,518(2011年3月1日)、No.7,948,465(2011年5月24日)、No.8,330,699(2012年12月11日)等中公开了EPI。
定时控制器20接收与来自主机系统24的输入图像的数据同步的定时信号。定时信号包括竖直同步信号Vsync、水平同步信号Hsync、数据使能信号DE和点时钟DCLK等。定时控制器20基于与输入图像的像素数据一起接收的定时信号Vsync、定时信号Hsync、定时信号DE和定时信号DCLK来控制数据驱动器102和栅极驱动器104的操作定时。定时控制器20可以将用于控制像素阵列的极性的极性控制信号POL发送至数据驱动器102的源极驱动器IC中的每个源极驱动器IC。微型LVDS接口用于通过单独的控制线发送极性控制信号POL。EPI为将极性控制信息编码成在针对时钟的时钟训练模式与数据恢复(CDR)之间发送的控制数据包以及RGBW数据包并且将极性控制信息发送至数据驱动器102的源极驱动器IC中的每个源极驱动器IC的接口技术。
定时控制器20可以使用已知的白色增益计算算法将输入图像的RGB数据转换成RGBW数据。定时控制器20生成用于控制数据电压的极性的极性控制信号POL。用于控制提供至第一数据线S1的数据电压的极性的极性控制信号称为“第一极性控制信号”，并且用于控制提供至第二数据线S2的数据电压的极性的极性控制信号称为“第二极性控制信号”。用于控制提供至第三数据线S3的数据电压的极性的极性控制信号称为“第三极性控制信号”，并且用于控制提供至第四数据线S4的数据电压的极性的极性控制信号称为“第四极性控制信号”。第一极性控制信号至第四极性控制信号在两个水平时段的周期中被反转。第二极性控制信号与第一极性控制信号具有一个水平时段的相位差。第三极性控制信号与第二极性控制信号具有一个水平时段的相位差。可以在第一极性控制信号的反相位处生成第三极性控制信号。第四极性控制信号与第三极性控制信号具有一个水平时段的相位差。可以在第二极性控制信号的反相位处生成第四极性控制信号。
伽马校正单元22使用存储图7和图13所示的伽马补偿曲线的查找表来调制RGBW数据，以补偿不同的颜色的像素的电荷特性之间的差异。查找表接收输入图像的数据的输入灰阶，选择与输入灰阶对应的输出灰阶，调制输入灰阶，并且调节每个灰阶处的数据的亮度。在图7和图13中，x轴为输出灰阶，并且y轴为亮度。伽马校正单元22接收来自定时控制器20的RGB数据。因此，伽马校正单元22增大具有少量电荷的颜色的数据值，而且减小具有大量电荷的颜色的数据值。伽马校正单元22可以嵌入在定时控制器20或主机系统24中。
主机系统24可以被实现为电视系统、解码盒、导航系统、DVD播放器、蓝光播放器、个人计算机(PC)、家庭影院系统和电话系统中之一。
图3至图6示出根据第一实施方式的像素阵列的充电顺序和数据电压的极性。
参照图3，源极驱动器IC按照W数据电压、R数据电压、B数据电压和G数据电压的顺序输出四种颜色的具有相同极性的数据电压。因此，在W子像素被充电至W数据电压之后，R子像素、B子像素和G子像素以指定顺序依次被充电至R数据电压、B数据电压和G数据电压。在像素阵列的所有像素中，仅在W数据电压中生成数据电压的极性反转。
在图4和图5中，“L1至L6”指示显示面板100的行线，并且“C1至C8”指示显示面板100的列线。“WXY”为连接至第Y数据线S1至S4的第X行线L1至L6的W子像素；“RXY”为连接至第Y数据线S1至S4的第X行线L1至L6的R子像素；“GXY”为连接至第Y数据线S1至S4的第X行线L1至L6的G子像素；以及“BXY”为连接至第Y数据线S1至S4的第X行线L1至L6的B子像素。例如，“W22”为连接至第二数据线S2的第二行线L2的W子像素，以及“R42”为连接至第二数据线S2的第四行线L4的R子像素。
在图6中，“S1(奇数数据)”指示通过第一数据线S1输出的奇序数的RGBW数据，以及“S2(偶数数据)”指示通过第二数据线S2输出的偶序数的RGBW数据。“POL”为由定时控制器20生成并且取决于其逻辑值定义数据电压的极性的极性控制信号。
参照图3至图6，W子像素、R子像素、G子像素和B子像素按照指定顺序从左开始被布置在奇序数的行线L1、L3和L5上，并且G子像素、B子像素、W子像素和R子像素按照指定顺序从左开始被布置在偶序数的行线L2、L4和L6上。因此，W子像素被布置在第4i+1列线C1和C5与奇序数的行线L1、L3和L5的交点处，其中，“i”为零和正整数。G子像素被布置在第4i+1列线C1和C5与偶序数的行线L2、L4和L6的交点处。R子像素被布置在第4i+2列线C2和C6与奇序数的行线L1、L3和L5的交点处。B子像素被布置在第4i+2列线C2和C6与偶序数的行线L2、L4和L6的交点处。G子像素被布置在第4i+3列线C3和C7与奇序数的行线L1、L3和L5的交点处。W子像素被布置在第4i+3列线C3和C7与偶序数的行线L2、L4和L6的交点处。B子像素被布置在第4i+4列线C4和C8与奇序数的行线L1、L3和L5的交点处。R子像素被布置在第4i+4列线C4和C8与偶序数的行线L2、L4和L6的交点处。
源极驱动器IC在两个水平时段2H期间按照指定顺序输出具有相同极性的W数据电压、R数据电压、B数据电压和G数据电压。栅极驱动器104依次输出与W数据电压同步的栅极脉冲、与R数据电压同步的栅极脉冲、与B数据电压同步的栅极脉冲以及与G数据电压同步的栅极脉冲。如图4和图5所示，由于链接线31的交叉结构，第一行线L1的W子像素W11、第三行线L3的R子像素R31、第二行线L2的B子像素W21以及第四行线L4的G子像素W41按照指定顺序分别被充电至具有相同极性的W数据电压、R数据电压、B数据电压和G数据电压。
如图6所示，当R数据电压、G数据电压、B数据电压和W数据电压具有相同的电压时，W子像素为低电荷子像素“L”；R子像素为中电荷子像素“M”，其中，数据电压的电荷量大于W子像素；以及B子像素和G子像素具有相同的电荷量并且为高电荷子像素“H”，其中，数据电压的电荷量高于R子像素。在R子像素的电荷量与B子像素或G子像素的电荷量之间存在微量差异。如图6所示，因为相同颜色的子像素的正数据电压和负数据电压沿水平方向和竖直方向平衡，所以公共电压Vcom不偏移。因此，本公开内容的实施方式可以实现不生成水平串扰并且在线之间不存在亮度差异的图像质量。
如果与低电荷子像素对应的W子像素被相邻放置，则可以识别W子像素的形成部的亮度差异。然而，本公开内容的实施方式使W子像素彼此分开等于或大于两个点(例如，子像素)的距离，并且因此可以防止由W子像素引起的亮度减小。因此，根据本公开内容的实施方式的显示装置可以通过将W子像素添加至每个像素相加来减少功耗，并且还可以通过对RGB子像素的电荷特性和极性分布进行平衡来实现其中不存在颜色畸变并且在线之间不存在亮度差异的图像质量。
如果通过奇序数的数据线S1和S3提供至像素的数据电压的极性反转时间点与通过偶数数据线S2和S4提供至像素的数据电压的极性反转时间点相同，则可以减少相同行线上的所有的子像素的电荷量。因此，可以生成行线之间的亮度差异。根据本公开内容的实施方式的源极驱动器IC在定时控制器20的控制下使得提供至奇序数的数据线S1和S3的数据电压的极性反转时间点与提供至偶序数的数据线S2和S4的数据电压的极性反转时间点不同。因此，根据本公开内容的实施方式的显示装置以不同的方式调节相邻的列线的极性反转时间点并且因此可以防止相邻的列线之间的亮度差异。如图6所示，提供至奇序数的数据线S1和S3的数据电压的极性反转时间点与提供至偶序数的数据线S2和S4的数据电压的极性反转时间点可以具有一个水平时段1H的差异。
如果相同颜色的子像素各自具有不同的电荷量，则相同颜色的子像素的伽马特性不可以立即被补偿。另一方面，因为在本公开内容的实施方式中相同颜色的子像素具有相同的电荷量，所以每种颜色的子像素的伽马特性可以立即被补偿。如图7所示，要写在W子像素上的W数据的伽马曲线被设置成高于其他颜色的数据的伽马曲线，并且因此可以立即补偿W子像素的低电荷量。要写在R子像素上的R数据的伽马曲线低于W数据的伽马曲线并且高于B数据和G数据的伽马曲线。因为B子像素和G子像素具有相同的电荷量，所以B数据的伽马曲线和G数据的伽马曲线彼此相同。
在图6中，与第二栅极脉冲同步的“S”不是输入图像的数据而是在定时控制器20中生成的虚拟数据。虚拟数据S不被写在像素阵列上。虚拟数据S插入在第二线数据和第三线数据之间，以调节在定时控制器20的数据重新排列处理中的第三线数据的输出定时。第二栅极脉冲不被提供至像素阵列的栅极线。
图3至图6所示的像素阵列的数据电压充电顺序与输入图像的数据输入顺序不同。为此，在输入图像的数据重新排列处理中，定时控制器20需要根据图3至图6所示的像素阵列的数据电压充电顺序来逐个行线改变输入图像的数据发送顺序。
图8示出定时控制器20的用于实现图3至图6所示的像素阵列的数据电压充电顺序的数据重新排列处理。
在图8中，附图标记1至附图标记13为线数据的序号。定时控制器20按照指定顺序接收输入图像的第一线数据1、第二线数据2、第三线数据3、第四线数据4、第五线数据5、第六线数据6等直到第十三线数据13。线数据1至线数据13为数字数据。第一线数据1为将要提供至图5所示的第一行线L1的子像素中的一些子像素(例如，W11、B12、W13和B14)的RGBW数据。跟随第一线数据1的第二线数据2为将要提供至图5所示的第一行线L1的剩余的子像素(例如，R11、G12、R13和G14)的RGBW数据。第三线数据3为将要提供至图5所示的第二行线L2的子像素中的一些子像素(例如，G21、R22、G23和R24)的RGBW数据。跟随第三线数据3的第四线数据4为将要提供至图5所示的第二行线L2的剩余的子像素(例如，B21、W22、B23和W24)的RGBW数据。第五线数据5为将要提供至图5所示的第三行线L3的子像素中的一些子像素(例如，W31、B32、W33和B34)的RGBW数据。跟随第五线数据5的第六线数据6为将要提供至图5所示的第三行线L3的剩余的子像素(例如，R31、G32、R33和G34)的RGBW数据。
定时控制器20使用线存储器M1至线存储器M4改变输入图像的数据顺序。图8示出定时控制器20使用四个线存储器即线存储器M1至线存储器M4重新排列数据并且改变数据的输出顺序的示例。定时控制器20控制线存储器即线存储器M1至线存储器M4的读/写定时。第一线数据1可以存储在第二线存储器M2中；第二线数据2可以存储在第三线存储器M3中；第三线数据3可以存储在第四线存储器M4中；以及第四线数据4可以存储在第一线存储器M1中。为了根据图5所示的像素阵列的数据电压充电顺序来改变数据的输出定时，在第二线数据2从第三线存储器M3被输出之后，输出与预先存储在定时控制器20的寄存器中的一个线对应的虚拟数据S。第二线数据2与第一栅极脉冲同步。虚拟数据S与未被施加至像素阵列的第二栅极脉冲同步。随后，在第三线数据3从第四线存储器M4被输出之后，第一线数据1从第二线存储器M2被输出。第三线数据3与第三栅极脉冲同步，并且第一线数据1与第四栅极脉冲同步。
第二线存储器M2在输出第一线数据1的同时开始存储第五线数据5。第三线存储器M3在输出第二线数据2的同时开始存储第六线数据6。第四线存储器M4在输出第三线数据3的同时开始存储第七线数据7。第一线存储器M1在输出第四线数据4的同时开始存储第八线数据8。
在第六线数据5从第三线存储器M3被输出之后，第四线数据4从第一线存储器M1被输出。第六线数据6与第五栅极脉冲同步，并且第四线数据4与第六栅极脉冲同步。随后，在第七线数据7从第四线存储器M4被输出之后，第五线数据5从第二线存储器M2被输出。第七线数据7与第七栅极脉冲同步，并且第五线数据5与第八栅极脉冲同步等。
图9至图12示出根据本公开内容的第二实施方式的像素阵列的充电顺序和数据电压的极性。
参照图9和图10，在具有相同极性的数据电压从源极驱动器IC依次被输出的两个水平时段2H期间，W子像素被充电至W数据电压，并且然后，其他颜色的除W子像素之外的子像素按照B子像素、R子像素和G子像素的顺序被充电。
W子像素W13被布置在显示面板100的第K+1行线L1上，其中，K为零和正整数。B子像素B33被布置在显示面板100的第K+3行线L3上；R子像素R23被布置在显示面板100的第K+2行线L2上；以及G子像素G43被布置在显示面板100的第K+4行线L4上。
W子像素W13包括第一TFTT21，第一TFTT21响应于通过第I栅极线G4提供的第一栅极脉冲将通过第J数据线S3提供的W数据电压提供至第一像素电极P21，其中，I和J为正整数。第一TFTT21包括连接至第一栅极脉冲被提供至其的第I栅极线G4的栅极、连接至第J数据线S3的漏极以及连接至第一像素电极P21的源极。
B子像素B33包括第二TFTT22，第二TFTT22响应于通过第I+1栅极线G5提供的第二栅极脉冲将通过第J数据线S3提供的B数据电压提供至第二像素电极P22。第二TFTT22包括连接至第二栅极脉冲被提供至其的第I+1栅极线G5的栅极、连接至第J数据线S3的漏极以及连接至第二像素电极P22的源极。
R子像素R23包括第三TFTT23，第二TFTT23响应于通过第I+2栅极线G6提供的第三栅极脉冲将通过第J数据线S3提供的R数据电压提供至第三像素电极P23。第三TFTT23包括连接至第三栅极脉冲被提供至其的第I+2栅极线G6的栅极、连接至第J数据线S3的漏极以及连接至第三像素电极P23的源极。
G子像素G43包括第四TFTT24，第四TFTT24响应于通过第I+3栅极线G7提供的第四栅极脉冲将通过第J数据线S3提供的G数据电压提供至第四像素电极P24。第四TFTT24包括连接至第四栅极脉冲被提供至其的第I+3栅极线G7的栅极、连接至第J数据线S3的漏极以及连接至第四像素电极P24的源极。
在图10和图11中，“L1至L6”指示显示面板100的行线，并且“C1至C8”指示显示面板100的列线。“WXY”为连接至第Y数据线S1至S4的第X行线L1至L6的W子像素；“RXY”为连接至第Y数据线S1至S4的第X行线L1至L6的R子像素；“GXY”为连接至第Y数据线S1至S4的第X行线L1至L6的G子像素；以及“BXY”为连接至第Y数据线S1至S4的第X行线L1至L6的B子像素。
在图12中，“S3(奇数数据)”指示通过第三数据线S3输出的RGBW数据，并且“S2(偶数数据)”指示通过第二数据线S2输出的RGBW数据。
参照图9至图12，在两个水平时段2H期间，源极驱动器IC按照W数据电压、B数据电压、R数据电压和G数据电压的顺序输出四种颜色的具有相同极性的数据电压。因此，在W子像素被充电至W数据电压之后，B子像素、R子像素和G子像素按照指定顺序分别被充电至B数据电压、R数据电压和G数据电压。在像素阵列的所有的像素中，仅在W数据电压中产生数据电压的极性反转。
栅极驱动器104依次输出与W数据电压同步的栅极脉冲、与R数据电压同步的栅极脉冲、与B数据电压同步的栅极脉冲以及与G数据电压同步的栅极脉冲。由于链接线31的交叉结构，第一行线L1的W子像素W13、第三行线L3的B子像素R33、第二行线L2的R子像素W23以及第四行线L4的G子像素W43按照指定顺序分别被充电至W数据电压、B数据电压、R数据电压和G数据电压。
W子像素、R子像素、G子像素和B子像素按照指定顺序从左开始被布置在奇序数的行线L1、L3和L5上，并且G子像素、B子像素、W子像素和R子像素按照指定顺序从左开始被布置在偶序数的行线L2、L4和L6上。因此，W子像素被布置在第4i+1列线C1和C5与奇序数的行线L1、L3和L5的交点处，其中，“i”为零和正整数。G子像素被布置在第4i+1列线C1和C5与偶序数的行线L2、L4和L6的交点处。R子像素被布置在第4i+2列线C2和C6与奇序数的行线L1、L3和L5的交点处。B子像素被布置在第4i+2列线C2和C6与偶序数的行线L2、L4和L6的交点处。G子像素被布置在第4i+3列线C3和C7与奇序数的行线L1、L3和L5的交点处。W子像素被布置在第4i+3列线C3和C7与偶序数的行线L2、L4和L6的交点处。B子像素被布置在第4i+4列线C4和C8与奇序数的行线L1、L3和L5的交点处。R子像素被布置在第4i+4列线C4和C8与偶序数的行线L2、L4和L6的交点处。
在第一水平时段期间，定时控制器20将第二线数据和虚拟数据S发送至源极驱动器IC。第二线数据为将要提供至图11所示的第一行线L1的子像素中的一些子像素(例如，G12、B13、G14和B15)的RGBW数据。源极驱动器IC将第二线数据的数据电压和虚拟数据S的数据电压输出至与第一栅极脉冲和第二栅极脉冲同步的数据线S1至数据线S5。虚拟输入S未被写在像素阵列上，原因在于第二栅极脉冲未被提供至像素阵列。在第二水平时段期间，定时控制器20将第一线数据和第三线数据发送至源极驱动器IC。第三线数据为将要提供至图11所示的第二行线L2的子像素中的一些子像素(例如，G21、B22、G23和B24)的RGBW数据。第一线数据为将要提供至图11所示的第一行线L1的子像素中的一些子像素(例如，W11、R12、W13和R14)的RGBW数据。源极驱动器IC将第三线数据的数据电压输出至与第三栅极脉冲同步的数据线S1至数据线S5，并且然后将第一线数据的数据电压输出至与第四栅极脉冲同步的数据线S1至数据线S5。在第三水平时段期间，定时控制器20将第四线数据和第六线数据发送至源极驱动器IC。第六线数据为将要提供至图11所示的第三行线L3的子像素中的一些子像素(例如，G32、B33、G34和B35)的RGBW数据。第四线数据为将要提供至图11所示的第二行线L2的子像素中的一些子像素(例如，W22、R23、W24和R25)的RGBW数据。源极驱动器IC将第六线数据的数据电压输出至与第五栅极脉冲同步的数据线S1至数据线S5，并且然后将第四线数据的数据电压输出至与第六栅极脉冲同步的数据线S1至数据线S5。
当R数据电压、G数据电压、B数据电压和W数据电压具有相同的电压幅值时，W子像素被充电至在先前的数据电压的反向极性下生成的数据电压。因此，W子像素的电荷量小于其他颜色的子像素。因此，W子像素为低电荷子像素“L”，B子像素为中电荷子像素“M”，其中，数据电压的电荷量大于W子像素；以及R子像素和G子像素具有相同的电荷量并且为高电荷子像素“H”，其中，数据电压的电荷量高于B子像素。在B子像素的电荷量与R子像素或G子像素的电荷量之间存在微小差异。如图12所示，因为相同颜色的子像素的正数据电压和负数据电压沿水平方向和竖直方向平衡，所以公共电压Vcom不偏移。因此，本公开内容的实施方式可以防止线之间的亮度差异。如果与低电荷子像素对应的W子像素被相邻放置，则可以识别W子像素的形成部的亮度差异。然而，本公开内容的实施方式使W子像素彼此分开等于或大于两点的距离，并且因此可以防止由W子像素引起的亮度减小。因此，根据本公开内容的实施方式的显示装置可以通过将W子像素添加至每个像素相加来减少功耗，并且还可以通过对RGB子像素的电荷特性和极性分布进行平衡来实现其中不存在颜色畸变并且在线之间不存在亮度差异的图像质量。
根据本公开内容的实施方式的显示装置以不同的方式调节相邻的列线的极性反转时间点并且因此可以防止相邻的列线之间的亮度差异。提供至奇序数的数据线S1和S3的数据电压的极性反转时间点与提供至偶序数的数据线S2和S4的数据电压的极性反转时间点可以具有一个水平时段1H的差异。
如果相同颜色的子像素各自具有不同的电荷量，则相同颜色的子像素的伽马特性不可以立即被补偿。另一方面，因为在本公开内容的实施方式中相同颜色的子像素具有相同的电荷量，所以每种颜色的子像素的伽马特性可以立即被补偿。如图13所示，要写在W子像素上的W数据的伽马曲线被设置成高于其他颜色的数据的伽马曲线，并且因此可以立即补偿W子像素的低电荷量。要写在B子像素上的B数据的伽马曲线低于W数据的伽马曲线并且高于R数据和G数据的伽马曲线。因为R子像素和G子像素具有相同的电荷量，所以R数据的伽马曲线和G数据的伽马曲线彼此相同。
图9至图12所示的像素阵列的数据电压充电顺序与输入图像的数据输入顺序不同。为此，在输入图像的数据重新排列处理中，定时控制器20需要根据图9至图12所示的像素阵列的数据电压充电顺序来逐个行线改变输入图像的数据发送顺序。由于定时控制器20的数据重新排列处理与图8基本相同，所以可以整体省略或者简要地进行另外的描述。
图14A至图14G示出在图5所示的像素阵列中再现的各种颜色。
如图14A所示，当像素阵列上显示红色时，红色数据的灰阶为255，并且剩余的灰阶是为零的黑色灰阶。红色子像素的正极性和负极性沿水平方向X和竖直方向Y交替地被布置。因此，红色子像素的极性未被正偏置或负偏置并且是平衡的。因为所有的红色子像素被充电至从黑色灰阶数据电压充电的数据电压，所以红色子像素的电荷量小。
如图14B所示，当像素阵列上显示绿色时，绿色数据的灰阶为255，并且剩余的灰阶是为零的黑色灰阶。绿色子像素的正极性和负极性沿水平方向X和竖直方向Y交替地被布置。因此，绿色子像素的极性未被正偏置或负偏置并且是平衡的。因为所有的绿色子像素被充电至从黑色灰阶数据电压充电的数据电压，所以绿色子像素的电荷量小。
如图14C所示，当像素阵列上显示蓝色时，蓝色数据的灰阶为255，并且剩余的灰阶是为零的黑色灰阶。蓝色子像素的正极性和负极性沿水平方向X和竖直方向Y交替地被布置。因此，蓝色子像素的极性未被正偏置或负偏置并且是平衡的。因为所有的蓝色子像素被充电至从黑色灰阶数据电压充电的数据电压，所以蓝色子像素的电荷量小。
如图14D所示，当像素阵列上显示白色时，R数据、G数据、B数据和W数据中的每个数据的灰阶为255。在这种情况下，继W数据电压之后，子像素根据具有相同极性的数据电压的充电顺序被充电至其他颜色的数据电压。因此，所有的W子像素的电荷量小于其他颜色的子像素。
如图14E所示，当像素阵列上显示青色时，绿色数据和蓝色数据中的每个数据的灰阶为255，并且剩余的灰阶是为零的黑色灰阶。绿色子像素和蓝色子像素的正极性和负极性交替地沿水平方向X和竖直方向Y被布置。因此，绿色子像素和蓝色子像素的极性未被正偏置或负偏置并且是平衡的。
如图14F所示，当像素阵列上显示品红色时，红色数据和蓝色数据中的每个数据的灰阶为255，并且剩余的灰阶是为零的黑色灰阶。红色色子像素和蓝色子像素的正极性和负极性交替地沿水平方向X和竖直方向Y被布置。因此，红色子像素和蓝色子像素的极性未被正偏置或负偏置并且是平衡的。
如图14G所示，当像素阵列上显示黄色时，红色数据和绿色数据中的每个数据的灰阶为255，并且剩余的灰阶是为零的黑色灰阶。红色子像素和绿色子像素的正极性和负极性交替地沿水平方向X和竖直方向Y被布置。因此，红色子像素和绿色子像素的极性未被正偏置或负偏置并且是平衡的。
如可以从图14A至图14G清楚地看出，在根据本公开内容的实施方式的显示装置中，因为像素阵列的每种颜色的极性是平衡的，所以公共电压Vcom不偏移。因此，可以防止线之间的水平串扰和亮度差异。
根据本公开内容的实施方式的像素阵列的结构可以通过改变图15至图17B所示的彩色滤光片的布置来应用于不具有W子像素的RGB型颜色显示装置。
图15示出根据本公开内容的实施方式的像素阵列的结构被应用于不具有W子像素的RGB型颜色显示装置的示例。除彩色滤光片的布置之外，图15的像素阵列的结构与图10和图11的基本相同。
图16A至图16F示出在图15所示的RGB型颜色显示装置中再现的各种颜色。例如，图16A示出红色，图16B示出绿色，图16C示出蓝色，图16D示出黄色，图16E示出青色，并且图16F示出品红色。如从图16A至图16F可以看出，当根据本公开内容的实施方式的像素阵列的结构被应用于RGB型颜色显示装置时，由于像素阵列的每种颜色的极性是平衡的，所以不生成水平串扰。
当其中白色灰阶和黑色灰阶按规律重复的问题图案被输入作为输入图像时，像素阵列的极性可以被正偏置或负偏置并且是不平衡的。在这种情况下，与像素耦接的公共电极的电压(即，公共电压Vcom)朝主要极性方向偏移，并且可能产生水平串扰。已经提出提高由于问题图案而导致的下降的图像质量的方法。在该方法中，问题图案的类型预先被存储在定时控制器中。当问题图案的数据被输入至输入图像时，改变数据电压的极性反转周期或者适当地调节公共Vcom。在美国专利No.8,232,950(2012年7月31日)、No.8,456,403(2013年6月4日)、No.8,803,780(2014年8月12日)中公开了用于提高图像质量的方法。
在用于提高图像质量的上述方法中，需要将问题图案的类型预先存储在定时控制器中，并且需要将用于将所存储的问题图案与输入图像进行比较的逻辑嵌入在定时控制器中。另外，当各种类型的问题图案同时显示在一个屏幕上时，难以通过上述方法提高问题图案中的一些问题图案的下降的图像质量。
如图17A至图18B所示，当问题图案显示在像素阵列上时，根据本公开内容的实施方式的显示装置通过用于将像素阵列虚拟的划分成多个块并且在不改变像素阵列的结构的情况下相对地反转相邻的块的极性的方法来平衡像素阵列的极性。根据本公开内容的实施方式的方法不需要将用于将先前存储的问题图案与输入图像进行比较的逻辑添加至定时控制器。
图17A和图17B示出RGBW型的显示装置的像素阵列被划分成多个块并且相邻块的极性分布被反转的示例。图18A和图18B示出RGB型的显示装置的像素阵列被划分成多个块并且相邻块的极性分布被反转的示例。该像素阵列的结构与图14A至图16F的结构基本相同。
参照图17A至图18B，像素阵列被划分成多达二的指数倍的块BL1和块BL2。应当注意，块BL1和块BL2不是从物理上划分的，而是被用于划分像素的被反转的极性图案。
图17A至图18B示出像素阵列被划分成两个块BL1和BL2的示例，但本公开内容的实施方式不限于此。块BL1和块BL2中的每个块包括四个或更多个行线以及四个或更多个列线。
第二块BL2的极性图案为第一块BL1的极性图案的反转。为此，定时控制器20使用极性控制信号POL来反转地控制第一块BL1的极性图案和第二块BL2的极性图案。
如图17A至图18B所示，在第一块BL1中，可以在行线L1至L6中的每个行线上布置12个子像素。在这种情况下，第一块BL1的第4K+1和第4K+4行线L1、L4和L5的水平极性图案从位于行线L1、L4和L5的最左侧的第一个子像素至位于行线L1、L4和L5的最右侧的第十二个子像素可以为“-++-+--+-++-”。第一块BL1的第4K+2和第4K+3行线L2和L3的水平极性图案从位于行线L2和L3的最左侧的第一个子像素至位于行线L2和L3的最右侧的第十二个子像素可以为“+-+--+-++-+-”。
第二块BL2的极性图案是第一块BL1的极性图案在水平方向和竖直方向(或者行线方向和列线方向)上的反转。例如，如图17A至图18B所示，可以将12个子像素布置在第二块BL2中的行线L1至L6中的每个行线上。在这种情况下，第二块BL2的第4K+1和第4K+4行线L1、L4和L5的水平极性图案从位于行线L1、L4和L5的最左侧的第一个子像素至位于行线L1、L4和L5的最右侧的第十二个子像素可以为“+--+-++-+--+”。第二块BL2的第4K+2和第4K+3行线L2和L3的水平极性图案从位于行线L2和L3的最左侧的第一个子像素至位于行线L2和L3的最右侧的第十二个子像素可以为“-+-++-+--+-+”。
本公开内容的实施方式反转地控制像素阵列的相邻的第一块BL1和第二块BL2的极性分布。因此，如果将第一块BL1的极性偏置至一种极性(例如，正极性或负极性)，则可以将第二块BL2的极性偏置至另一极性(例如，负极性或正极性)。因此，第一块BL1和第二块BL2的极性偏置彼此抵消。当正数据电压和负数据电压在显示面板的行线方向上不平衡，并且正数据电压和负数据电压中之一成为主要极性时，极性偏置会导致公共电压Vcom的偏移。可以通过对问题图案中的白色灰阶的数目进行计数来测量极性偏置。本公开内容的实施方式使第一块BL1和第二块BL2的极性偏置彼此抵消，从而实现像素阵列的极性平衡。因此，即使当任何类型的问题图案被显示在像素阵列上或若干个类型的问题图案被同时显示在像素阵列上时，也不存在公共电压Vcom的偏移。因此，本发明的实施方式可以防止各线之间的水平串扰和亮度差异。
图19A至图20D示出两种类型的问题图案作为示例，并示出第一块和第二块之间的极性抵消效果。
关机图案是问题图案的示例，在关机图案中，每个线数据中的奇序数的白色灰阶的像素数据和偶序数的黑色灰阶的像素数据彼此交替。
图19A至图19D示出其中关机图案被显示在RGB型的像素阵列上的示例。在白色灰阶的像素中，RGB子像素中的每个RGB子像素的灰阶为255。在黑色灰阶的像素中，RGB子像素中的每个RGB子像素的灰阶为零。在正常的黑色模式中，黑色灰阶的数据电压等于或类似于公共电压Vcom，并且白色灰阶的数据电压与公共电压Vcom之间的差最大。因此，通过对关机图案中具有白色灰阶的数据电压进行计数来测量块BL1和块BL2中的每个块的极性偏置。如图19A至图19D所示，当在第一块BL1中生成具有作为主要极性的任何一个极性的极性偏置时，在第二块BL2中生成具有作为主要极性的相反的极性的极性偏置。因此，由于第一块BL1的主要极性与第二块BL2的主要极性是相反的极性，因此主要极性之和为零。
漏光图案是问题图案的示例，在漏光图案中，在每个线数据中，白色灰阶的第4J+1和第4J+2像素数据和黑色灰阶的第4J+3和第4J+4像素数据彼此交替。
图20A至图20D示出其中漏光图案被显示在RGB型的像素阵列上的示例。在白色灰阶的像素中，RGB子像素中的每个RGB子像素的灰阶为255。在黑色灰阶的像素中，RGB子像素中的每个RGB子像素的灰阶为零。在正常的黑色模式中，黑色灰阶的数据电压等于或类似于公共电压Vcom，并且白色灰阶的数据电压与公共电压Vcom之间的差最大。因此，通过对漏光图案中具有白色灰阶的数据电压进行计数来测量块BL1和块BL2中的每个块的极性偏置。如图20A至图20D所示，当在第一块BL1中生成具有作为主要极性的任何一个极性的极性偏置时，在第二块BL2中生成具有作为主要极性的相反的极性的极性偏置。作为结果，由于第一块BL1的主要极性和第二块BL2的主要极性是相反的极性，因此主要极性的和为零。
图19A至图20D示出RGB型的像素阵列作为示例，但本公开内容的实施方式不限于此。可以从RGBW型的像素阵列来获得各块之间的极性抵消效果。
图21示出根据本公开内容的第三实施方式的像素阵列的充电顺序。在本公开内容的第三实施方式中，由于栅极脉冲依次被施加至第一栅极线G1至第n栅极线Gn，因此在栅极驱动器104的输出通道与像素阵列的栅极线G1至Gn之间不存在交叉。因此，交叉的链接线(linkline)是不必要的，并且不需要图8的数据重新排列处理或者图6的虚拟数据S。
参照图21，源极驱动器IC按照W数据电压、B数据电压、G数据电压以及R数据电压的顺序输出具有相同极性的四种颜色的数据电压。因此，在彼此共享一个数据线的被充电至四种颜色的具有相同极性的数据电压的R子像素、G子像素、B子像素以及W子像素中，在W子像素首先被充电至W数据电压之后，B子像素被充电至B数据电压。随后，G子像素被充电至G数据电压，然后R子像素最后被充电至R数据电压。在本公开内容的第三实施方式中，由于比B数据电压更影响亮度的R数据电压被设定为第四充电顺序，因此可以进一步增加R子像素的电荷量并且可以进一步增大像素的亮度。
彼此共享一个数据线S1并且依次被充电至相同极性的数据电压的RGBW子像素之间的连接关系如下。W子像素W31被布置在显示面板100的第K+1行线L1上的第J数据线S1的左侧，其中K为零和正整数且J为正整数。B子像素B32被布置在显示面板100的第K+2行线L2上的第J数据线S1的右侧。G子像素B33被布置为在水平方向X上与B子像素B32相邻，且第J数据线S1插入在G子像素G33与B子像素B32之间。即，G子像素G33被布置在显示面板100的第K+2行线L2上的第J数据线S1的左侧。R子像素R34被布置在显示面板100的第K+3行线L3上的第J数据线S1的右侧。四种颜色的数据电压沿着锯齿形箭头被充电至RGBW子像素。
W子像素W31包括第一TFTT31，第一TFTT31响应于通过第I栅极线G2提供的第一栅极脉冲将通过第J数据线S1提供的W数据电压提供至第一像素电极P31，其中I和J为正整数。第一TFTT31包括连接至第一栅极脉冲被提供至其的第I个栅极线G2的栅极、连接至第J数据线S1的漏极以及连接至第一像素电极P31的源极。由于在被充电至具有相同极性的四种颜色的数据电压的RGBW子像素之中，W子像素首先被充电，因此W子像素的电荷量小于其他颜色的子像素的电荷量。
继W子像素W31之后，B子像素B32被充电至B数据电压。B子像素B32包括第二TFTT32，第二TFTT32响应于通过第I+1栅极线G3提供的第二栅极脉冲将通过第J数据线S1提供的B数据电压提供至第二像素电极P32。第二TFTT32包括连接至第二栅极脉冲被提供至其的第I+1栅极线G3的栅极、连接至第J数据线S1的漏极以及连接至第二像素电极P32的源极。
继B子像素B32之后，G子像素G33被充电至G数据电压。G子像素G33包括第三TFTT33，第三TFTT33响应于通过第I+2栅极线G4提供的第三栅极脉冲将通过第J数据线S1提供的G数据电压提供至第三像素电极P33。第三TFTT33包括连接至第三栅极脉冲被提供至其的第I+2栅极线G4的栅极，连接至第J数据线S1的漏极以及连接至第三像素电极P33的源极。
继G子像素G33之后，R子像素R34被充电至R数据电压。R子像素R34包括第四TFTT34，第四TFTT34响应于通过第I+3栅极线G5提供的第四栅极脉冲将通过第J数据线S1提供的R数据电压提供至第四像素电极P34。第四TFTT34包括连接至第四栅极脉冲被提供至其的第I+3栅极线G5的栅极、连接至第J数据线S1的漏极以及连接至第四像素电极P34的源极。
源极驱动器IC在两个水平时段的周期中反转四种颜色数据电压的极性。像素阵列包括其中沿水平方向X和竖直方向Y的每一个点的数据电压的极性被反转的像素以及其中沿水平方向X和竖直方向Y的每两个点的数据电压的极性被反转的像素。
栅极驱动器104在定时控制器20的控制下依次向栅极线G1至Gn提供栅极脉冲。从栅极驱动器104输出的栅极脉冲与正视频数据电压和负视频数据电压同步，像素将被充电至该正视频数据电压和负视频数据电压。可以将栅极驱动器104实现为GIP电路，以减少IC的成本。
在栅极驱动器104的输出通道与栅极线G1至Gn之间不交叉的情况下，栅极驱动器104的输出通道连接至栅极线G1至Gn。栅极驱动器104依次向栅极线G1至Gn提供与数据电压同步的栅极脉冲。栅极脉冲首先被施加至第一栅极线G1，然后依次被施加至其余的栅极线G2至Gn。
定时控制器20基于与从主机系统24接收的输入图像的数据同步的定时信号来控制数据驱动器102和栅极驱动器104的工作定时。定时控制器20可以将用于控制像素阵列的极性的极性控制信号POL发送至数据驱动器102的源极驱动器IC中的每个源极驱动器IC。定时控制器20可以使用已知的白色增益计算算法将输入图像的RGB数据转换成RGBW数据。
图22示出根据本公开内容的第四实施方式的像素阵列的充电顺序。在本公开内容的第四实施方式中，由于栅极脉冲依次被施加至第一栅极线G1至第n栅极线Gn，因此在栅极驱动器104的输出通道与像素阵列的栅极线G1至Gn之间不存在交叉。因此，交叉的链接线是不必要的，并且不需要图8的数据重新排列处理或图6的虚拟数据S。
参照图22，源极驱动器IC按照W数据电压、B数据电压、G数据电压以及R数据电压的顺序输出具有相同极性的四种颜色的数据电压。因此，在彼此共享一个数据线的被充电至四种颜色的具有相同极性的数据电压的R子像素、G子像素、B子像素以及W子像素中，在W子像素首先被充电至W数据电压之后，B子像素被充电至B数据电压。随后，G子像素被充电至G数据电压，然后R子像素最后被充电至R数据电压。在本公开内容的第四实施方式中，由于比B数据电压更影响亮度的R数据电压被设定为第四充电顺序，因此可以进一步增加R子像素的电荷量并且可以进一步增大像素的亮度。
彼此共享一个数据线S1并且依次被充电至相同的数据电压的极性的RGBW子像素之间的连接关系如下。W子像素W41被布置在显示面板100的第K+1行线L1上的第J数据线S1的右侧，其中K为零和正整数且J为正整数。B子像素B42被布置在显示面板100的第K+2行线L2上的第J数据线S1的左侧。G子像素B43被布置为在水平方向X上与B子像素B42相邻，第J数据线S1插入在G子像素G43与B子像素B42之间。即，G子像素G43被布置在显示面板100的第K+2行线L2上的第J数据线S1的右侧。R子像素R44被布置在显示面板100的第K+3行线L3上的第J数据线S1的左侧。四种颜色的数据电压沿着锯齿形箭头被充电至RGBW子像素。
W子像素W41包括第一TFTT41，第一TFTT41响应于通过第I栅极线G2提供的第一栅极脉冲而将通过第J数据线S1提供的W数据电压提供至第一像素电极P41，其中I和J为正整数。第一TFTT41包括连接至第一栅极脉冲被提供至其的第I栅极线G2的栅极、连接至第J数据线S1的漏极以及连接至第一像素电极P41的源极。由于在被充电至四种颜色的具有相同极性的数据电压的RGBW子像素之中，W子像素首先被充电，因此W子像素的电荷量小于其他颜色的子像素的电荷量。
继W子像素W41之后，B子像素B42被充电至B数据电压。B子像素B42包括第二TFTT42，第二TFTT42响应于通过第I+1栅极线G3提供的第二栅极脉冲将通过第J数据线S1提供的B数据电压提供至第二像素电极P42。第二TFTT42包括连接至第二栅极脉冲被提供至其的第I+1栅极线G3的栅极、连接至第J数据线S1的漏极以及连接至第二像素电极P42的源极。
继B子像素B42之后，G子像素G43被充电至G数据电压。G子像素G43包括第三TFTT43，第三TFTT43响应于通过第I+2栅极线G4提供的第三栅极脉冲而将通过第J数据线S1提供的G数据电压提供至第三像素电极P43。第三TFTT43包括连接至第三栅极脉冲被提供至其的第I+2栅极线G4的栅极、连接至第J数据线S1的漏极以及连接至第三像素电极P43的源极。
继G子像素G43之后，R子像素R44被充电至R数据电压。R子像素R44包括第四TFTT44，第四TFTT44响应于通过第I+3栅极线G5提供的第四栅极脉冲将通过第J数据线S1提供的R数据电压提供至第四像素电极P44。第四TFTT44包括连接至第四栅极脉冲被提供至其的第I+3栅极线G5的栅极、连接至第J数据线S1的漏极以及连接至第四像素电极P44的源极。
源极驱动器IC在两个水平时段的周期中反转四种颜色数据电压的极性。像素阵列包括其中沿水平方向X和竖直方向Y的每一个点的数据电压的极性被反转的像素或者其中沿水平方向X和竖直方向Y的每两个点的数据电压的极性被反转的像素。
栅极驱动器104在定时控制器20的控制下依次向栅极线G1至Gn提供栅极脉冲。从栅极驱动器104输出的栅极脉冲与正视频数据电压和负视频数据电压同步，像素将被充电至该正视频数据电压和负视频数据电压。可以将栅极驱动器104实现为GIP电路，以减少IC的成本。
在栅极驱动器104的输出通道与栅极线G1至Gn之间不交叉的情况下，栅极驱动器104的输出通道被连接至栅极线G1至Gn。栅极驱动器104依次向栅极线G1至Gn提供与数据电压同步的栅极脉冲。栅极脉冲首先被施加至第一栅极线G1，然后依次被施加至其余的栅极线G2至Gn。
定时控制器20基于与从主机系统24接收的输入图像的数据同步定时信号来控制数据驱动器102和栅极驱动器104的工作定时。定时控制器20可以将用于控制像素阵列的极性的极性控制信号POL发送至数据驱动器102的源极驱动器IC中的每个源极驱动器IC。定时控制器20可以使用已知的白色增益计算算法将输入图像的RGB数据转换成RGBW数据。
图23A至图23H示出应用根据本公开内容的第三实施方式和第四实施方式的像素阵列的充电顺序的示例。通过实验，选择图23A至图23H的示例作为其中不生成像素之间的亮度差异、闪烁和串扰的驱动方法。可以使用图23A至图23H的驱动方法的组合。
图24至图29示出应用根据本公开内容的第三实施方式的像素阵列的充电顺序的像素阵列的极性以及该像素的电荷量。更具体地，图24至图26示出应用用于在奇序数的帧时段中驱动RGBW型的DRD显示装置的方法的示例。图24至图26的驱动方法应用图23C和图23F的驱动方法。图27至图29示出应用用于在偶序数的帧时段中驱动RGBW型的DRD显示装置的方法的示例。图27至图29的驱动方法应用图23B和图23H的驱动方法。
参照图24至图29，第二极性控制信号POL(S2)具有来自第一极性控制信号POL(S1)的一个水平时段的相位差。第三极性控制信号POL(S3)具有来自第二极性控制信号POL(S2)的一个水平时段的相位差。在第一极性控制信号POL(S1)反相位处生成第三极性控制信号POL(S3)。第四极性控制信号POL(S4)具有来自第三极性控制信号POL(S3)的一个水平时段的相位。在第二极性控制信号POL(S2)的反相位处生成第四极性控制信号POL(S4)。在每个帧时段中极性控制信号被反转。因此，在通过第一数据线S1提供至四种颜色的像素的数据电压的极性反转时间点与通过第二数据线S2提供至四种颜色的像素的数据电压的极性反转时间点之间存在一个水平时段的差异。通过第三数据线S3提供至四种颜色的像素的数据电压的极性与通过第一数据线S1提供至四种颜色的像素的数据电压的极性相反。通过第四数据线S4提供至四种颜色的像素的数据电压的极性与通过第二数据线S2提供至四种颜色的像素的数据电压的极性相反。
图24中示出奇序数的帧时段期间的像素阵列的极性图案。在奇序数的帧时段期间，在第一行线L1上从第一子像素W+至第八子像素B-的水平极性图案为“+-++-+--”。在第二行线L2上从第一子像素G+至第八子像素R-的水平极性图案为“++-+--+-”。在第三行线L3上从第一子像素W-至第八子像素B+的水平极性图案为“-+--+-++”。在第四行线L4上从第一子像素G-至第八子像素R+的水平极性图案为“--+-++-+”。
图27示出偶序数的帧时段期间的像素阵列的极性图案。在偶序数的帧时段期间，在第一行线L1上从第一子像素W+至第八子像素B-的水平极性图案为“-+--+-++”。在第二行线L2上从第一子像素G+至第八子像素R-的水平极性图案为“--+-++-+”。在第三行线L3上从第一个像素W-至第八子像素B+的水平极性图案为“+-++-+--”。在第四行线L4上从第一子像素G-至第八子像素R+的水平极性图案为“++-+--+-”。
如果应用GIP电路，则可以减少施加至奇序数的栅极线G1、G3、…、Gn-1的栅极脉冲与施加至偶序数的栅极线G2、G4、…、Gn的栅极脉冲之间的时间间隔。
图30示出驱动根据本公开内容的第三实施方式的像素阵列中的奇序数的栅极线G1、G3、…、Gn-1的示例。当将栅极脉冲提供至奇序数的栅极线G1、G3、…、Gn-1并且将白色灰阶的数据电压提供至数据线S1至Sm时，由于数据电压的白色灰阶，因此偶序数的列线的子像素看起来亮。由于没有将数据电压施加至奇序数的列线的子像素，因此如果先前的灰阶为零，则奇序数的列线的子像素可能看起来暗。由于连接至奇序数的栅极线的R子像素和B子像素的极性是平衡的，因此不产生公共电压Vcom的偏移。因此，可以显示没有串扰的图像。
图31示出驱动根据本公开内容的第三实施方式的像素阵列中的偶序数的栅极线G2、G4、…、Gn的示例。当将栅极脉冲提供至偶序数的栅极线G2、G4、…、Gn并且将白色灰阶的数据电压提供至数据线S1至Sm时，由于数据电压的白色灰阶，因此奇序数的列线的子像素看起来亮。由于没有将数据电压施加至偶序数的列线的子像素，因此如果先前的灰阶为零，则偶序数的列线的子像素可能看起来暗。由于连接至偶序数的栅极线的W子像素和G子像素的极性是平衡的，因此不产生公共电压Vcom的偏移。因此，可以显示没有串扰的图像。
W子像素为低电荷子像素，而B子像素为中电荷子像素。G子像素和R子像素为高电荷子像素，并且R子像素的电荷量相对于B子像素的电荷量更高。因此，由于W子像素和G子像素的电荷量类似于R子像素和B子像素的电荷量，因此如图30和图31所示，很少产生接通的子像素之间的亮度差异。
图32和图33示出两种类型的问题图案作为示例并示出RGBW型DRD显示装置的图像质量提高效果。更具体地，图32示出作为问题图案的关机图案被显示在RGBW型DRD显示装置上的示例。图33示出作为问题图案的漏光图案被显示在RGBW型DRD显示装置上的示例。
参照图32，在关机图案中，奇序数的白色灰阶的像素数据和偶序数的黑色灰阶的像素数据彼此交替。在关机图案中，RGBW子像素中的每个的RGBW子像素的极性是平衡的，并且不产生公共电压Vcom的偏移。因此，可以实现没有串扰的图像。
参照图33，在漏光图案中，白色灰阶的第4J+1和第4J+2像素数据和黑色灰阶的第4J+3和第4J+4像素数据彼此交替。在漏光图案中，RGBW子像素中的每个RGBW子像素的极性是平衡的，并且不产生公共电压Vcom的偏移。因此，可以实现没有串扰的图像。
如图17A至图18B所示，可以将根据第三实施方式和第四实施方式的像素阵列划分成具有相反极性图案的多个块，以使多个块的极性偏置彼此抵消。在根据第三实施方式和第四实施方式的像素阵列中，伽马(gamma)校正单元22可以基于图13中示出的伽马曲线来调制RGBW数据并且可以对每种颜色的数据进行伽马校正。
根据本公开内容的实施方式的显示装置改变本公开内容的上述实施方式中描述的像素阵列中的彩色滤光片的布置，因此可以以各种方式改变数据电压的电荷充电顺序。从本公开内容的上述实施方式可以看出，根据本公开内容的实施方式的显示装置只反转第一颜色的数据中的数据电压的极性。因此，本公开内容的实施方式反转第一颜色的数据电压的极性，然后依次生成具有与第一颜色的数据电压的极性的反转极性相同的第二颜色至第四颜色的数据电压。换言之，本公开内容的实施方式反转第一颜色的数据电压的第一极性，并生成第一颜色的处于第二极性的数据电压。然后，本公开内容的实施方式依次生成第二颜色至第四颜色的具有与第一颜色的数据电压相同的第二极性的数据电压。
图34至图43示出根据本发明的实施方式的显示装置中的数据电压的充电顺序的各种示例。
参照图34，在数据电压的极性被相等地维持的时段期间，在W子像素被充电至W数据电压之后，B子像素、G子像素和R子像素按照指定顺序依次被充电至B数据电压、G数据电压和R数据电压。在数据电压的充电顺序中，仅在W数据电压中反转数据电压的极性。在本文中公开的实施方式中，W数据电压为第一颜色的数据电压，并且B数据电压、G数据电压和R数据电压为第二颜色至第四颜色的数据电压。
参照图35，在数据电压的极性被相等地维持的时段期间，在W子像素被充电至W数据电压之后，R子像素、G子像素和B子像素按照指定顺序依次被充电至R数据电压、G数据电压和B数据电压。在数据电压的充电顺序中，仅在W数据电压中反转数据电压的极性。在本文中公开的实施方式中，W数据电压为第一颜色的数据电压，并且R数据电压、G数据电压和B数据电压为第二颜色至第四颜色的数据电压。
参照图36，在数据电压的极性被相等地维持的时段期间，在G子像素被充电至G数据电压之后，R子像素、W子像素和B子像素按照指定顺序依次被充电至R数据电压、W数据电压和B数据电压。在数据电压的充电顺序中，仅在G数据电压中反转数据电压的极性。在本文中公开的实施方式中，G数据电压为第一颜色的数据电压，并且R数据电压、W数据电压和B数据电压为第二颜色至第四颜色的数据电压。
参照图37，在数据电压的极性被相等地维持的时段期间，在G子像素被充电至G数据电压之后，B子像素、W子像素和R子像素按照指定顺序依次被充电至B数据电压、W数据电压和R数据电压。在数据电压的充电顺序中，仅在G数据电压中反转数据电压的极性。在本文中公开的实施方式中，G数据电压为第一颜色的数据电压，并且B数据电压、W数据电压和R数据电压为第二颜色至第四颜色的数据电压。
参照图38，在数据电压的极性被相等地维持的时段期间，在B子像素被充电至B数据电压之后，G子像素、R子像素和W子像素按照指定顺序依次被充电至G数据电压、R数据电压和W数据电压。在数据电压的充电顺序中，仅在B数据电压中反转数据电压的极性。在本文中公开的实施方式中，B数据电压为第一颜色的数据电压，并且G数据电压、R数据电压和W数据电压为第二颜色至第四颜色的数据电压。
参照图39，在数据电压的极性被相等地维持的时段期间，在B子像素被充电至B数据电压之后，W子像素、R子像素和G子像素按照指定顺序依次被充电至W数据电压、R数据电压和G数据电压。在数据电压的充电顺序中，仅在B数据电压中反转数据电压的极性。在本文中公开的实施方式中，B数据电压为第一颜色的数据电压，并且W数据电压、R数据电压和G数据电压为第二颜色至第四颜色的数据电压。
参照图40，在数据电压的极性被相等地维持的时段期间，在R子像素被充电至R数据电压之后，W子像素、B子像素和G子像素按照指定顺序依次被充电至W数据电压、B数据电压和G数据电压。在数据电压的充电顺序中，仅在R数据电压中反转数据电压的极性。在本文中公开的实施方式中，R数据电压为第一颜色的数据电压，并且W数据电压、B数据电压和G数据电压为第二颜色至第四颜色的数据电压。
参照图41，在数据电压的极性被相等地维持的时段期间，在R子像素被充电至R数据电压之后，G子像素、B子像素和W子像素按照指定顺序依次被充电至G数据电压、B数据电压和W数据电压。在数据电压的充电顺序中，仅在R数据电压中反转数据电压的极性。在本文中公开的实施方式中，R数据电压为第一颜色的数据电压，并且G数据电压、B数据电压和W数据电压为第二颜色至第四颜色的数据电压。
可以将第一个数据线布置在像素阵列的左端，将最后一个数据线布置在像素阵列的右端。在这种情况下，如图42和图43所示，第一个数据线S1和最后一个数据线Sm彼此连接并且可以被连接至源极驱动器ICSIC的一个输出通道。
参照图42，在数据电压的极性被相等地维持的时段期间，在B子像素被充电至B数据电压之后，G子像素、R子像素和W子像素按照指定顺序依次被充电至G数据电压、R数据电压和W数据电压。在数据电压的充电顺序中，仅在B数据电压中反转数据电压的极性。在图42中，B数据电压为第一颜色的数据电压，并且G数据电压、R数据电压和W数据电压为第二颜色至第四颜色的数据电压。
参照图43，在数据电压的极性被相等地维持的时段期间，在R子像素被充电至R数据电压之后，W子像素、B子像素和G子像素按照指定顺序依次被充电至W数据电压、B数据电压和G数据电压。在数据电压的充电顺序中，仅在R数据电压中反转数据电压的极性。在图43中，R数据电压为第一颜色的数据电压，并且W数据电压、B数据电压和G数据电压为第二颜色至第四颜色的数据电压。
在图34至图43中，当第一颜色的子像素被布置在显示面板的第K+1行线上时，第二颜色和第三颜色的子像素被布置在显示面板的第K+2行线上。第四颜色的子像素被布置在显示面板的第K+3行线上。
如上所述，作为根据本公开内容的实施方式的显示装置的RGBW型的DRD显示装置使相邻的子像素彼此共享一个数据线，并且在依次输出相同极性的数据电压的时段期间，首先将第一颜色的子像素充电至第一颜色的数据电压并将其他颜色的子像素充电至其他颜色的数据电压。在第一颜色的数据电压中，数据电压的极性被反转。作为结果，根据本公开内容的实施方式的显示装置可以减少用于驱动像素阵列的源极驱动器IC的数目，可以通过将W子像素添加到每个像素来改进功耗，并可以实现颜色不失真的图像。
源极驱动器ICSIC包括数模转换器(DAC)以及缓冲器，该数模转换器(DAC)将数字视频数据转换成正伽马补偿电压和负伽马补偿电压并输出正数据电压和负数据电压，该缓冲器将DAC的输出提供至数据线S1至Sm。该DAC包括将数字视频数据转换成正伽马补偿电压并输出正数据电压的正DAC(PDAC)以及将数字视频数据转换成负伽马补偿电压并输出负数据电压的负DAC(PDAC)。
源极驱动器ICSIC的缓冲器被连接在DAC的输出通道与显示面板的数据线之间。每次当数据电压改变时，在缓冲器中生成电流。此外，每次当数据电压的极性改变时，数据电压的电荷量增加。因此，在缓冲器中生成多得多的电流。因此，源极驱动器ICSIC的功耗随数据电压的频率和数据电压的电荷量的增加而增加。
如图44的(A)所示，可以使用通用高阻抗(hi-Z)切换方法来减少源极驱动器ICSIC的功耗。hi-Z切换方法在数据电压Vdata的极性改变时控制处于高阻抗(hi-Z)状态的源极驱动器ICSIC的输出通道。hi-Z切换方法是用于关断源极驱动器ICSIC的输出通道与数据线S1至Sm之间的电流路径的方法。当依次输入相同极性的数据电压时，hi-Z切换方法可以减少该数据电压Vdata的频率和电荷量。然而，当数据电压Vdata的极性改变时，hi-Z切换方法使数据电压的电荷量Vdata增加。
如图44的(B)所示，可以使用通用电荷共享方法作为用于减少源极驱动器ICSIC的功耗的另一方法。电荷共享方法使相邻的数据线S1至Sm恰好在数据电压改变之前短路，并拉平数据线S1至Sm的电压。数据线包括向其提供正数据电压+Vdata的数据线和向其负提供数据电压-Vdata的数据线。因此，当进行电荷共享以使各数据线短路时，各数据线的电压变成正数据电压+Vdata与负数据电压-Vdata之间的平均电压。电荷共享方法可以在每次当数据电压Vdata的极性改变时减少数据电压的电荷量Vdata，但是每次当数据电压Vdata改变时，可能在缓冲器中生成电流。
如图44所示，假设在hi-Z切换方法中，数据电压的电荷量为2并且数据电压的频率为1/4，则在电荷共享方法中，数据电压的电荷量将为1，并且数据电压的频率将为1。
如图46所示，仅当数据电压的极性被反转时，本公开内容的实施方式执行电荷共享方法POLCS，以进一步减少源极驱动器ICSIC的功耗。为此，如图45、图57以及图58所示，本公开内容的实施方式将数据电压的极性同时被反转的源极驱动器ICSIC的输出通道OUT1与输出通道OUT3连接，将数据电压的极性同时被反转的源极驱动器ICSIC的输出通道OUT2与输出通道OUT4连接，并且需要能够同时使输出通道短路的电路。
图45是示出根据第一实施方式的源极驱动器ICSIC的电路图。图46是示出根据本发明的实施方式的电荷共享方法POLCS的波形图。图45和图46示出DAC与源极驱动器ICSIC的输出通道OUT1至OUT4之间的缓冲器和开关。在图45和图46中省略了源极驱动器ICSIC中包括的移位寄存器、锁存器、DAC等。
参照图45和图46，源极驱动器ICSIC包括多个缓冲器P1、P2、N3以及N4、多个开关以及多个输出通道OUT1至OUT4。
缓冲器P1、P2、N3以及N4包括提供从PDAC到输出通道的正数据电压+Vdata输入的P缓冲器P1和P2以及提供从NDAC到输出通道的负数据电压-Vdata输入的N缓冲器N3和N4。第一P缓冲器P1输出要通过第一输出通道OUT1提供至第一数据线S1的第一数据Data1的正数据电压+Vdata以及要通过第三输出通道OUT3提供至第三数据线S3的第三数据Data3的正数据电压+Vdata。第二P缓冲器P2输出要通过第二输出通道OUT2提供至第二数据线S2的第二数据Data2的正数据电压+Vdata以及要通过第四输出通道OUT4提供至第四数据线S4的第四数据Data4的正数据电压+Vdata。第一N缓冲器N3输出要通过第一输出通道OUT1提供至第一数据线S1的第一数据Data1的负数据电压-Vdata以及要通过第三输出通道OUT3提供至第三数据线S3的第三数据Data3的负数据电压-Vdata。第二N缓冲器N4输出要通过第二输出通道OUT2提供至第二数据线S2的第二数据Data2的负数据电压-Vdata以及要通过第四输出通道OUT4提供至第四数据线S4的第四数据Data4的负数据电压-Vdata。
开关包括用于数据划分的复用器(MUX)、数据电压提供开关SW1至SW4、电荷共享开关SW5和SW6等。
复用器包括开关(在下文中称为“MUX开关”)SA1、SB1、SA3、SB3、SC2、SD2、SC4以及SD4，这些开关通过一个缓冲器将数据电压输出划分成多个输出通道。复用器响应于图46中示出的极性控制信号POL(S1)、POL(S2)、POL(S3)以及POL(S4)而选择数据电压的极性(即，+Vdata或-Vdata)。
连接至第一P缓冲器P1的第一MUX开关SA1响应于第一极性控制信号POL(S1)的第一逻辑值而将第一P缓冲器P1的输出端子连接至第一输出通道OUT1。连接至第一P缓冲器P1的第二MUX开关SB1响应于第一极性控制信号POL(S1)的第一逻辑值而将第一P缓冲器P1的输出端子连接至第三输出通道OUT3。当第一极性控制信号POL(S1)具有第二逻辑值时，第一MUX开关SA1和第二MUX开关SB1被关断。
连接至第二P缓冲器P2的第三MUX开关SC2响应于第二极性控制信号POL(S2)的第一逻辑值而将第二P缓冲器P2的输出端子连接至第二输出通道OUT2。连接至第二P缓冲器P2的第四MUX开关SD2响应于第二极性控制信号POL(S2)的第一逻辑值而将第二P缓冲器P2的输出端子连接至第四输出通道OUT4。当第二极性控制信号POL(S2)具有第二逻辑值时，第三MUX开关SC2和第四MUX开关SD2被关断。
连接至第一N缓冲器N3的第五MUX开关SB3响应于第三极性控制信号POL(S3)的第二逻辑值而将第一N缓冲器N3的输出端子连接至第一输出通道OUT1。连接至第一N缓冲器N3的第六MUX开关SA3响应于第三极性控制信号POL(S3)的第二逻辑值而将第一N缓冲器N3的输出端子连接至第三输出通道OUT3。当第三极性控制信号POL(S3)具有第一逻辑值时，第五MUX开关SB3和第六MUX开关SA3被关断。
连接至第二N缓冲器N4的第七MUX开关SD4响应于第四极性控制信号POL(S4)的第二逻辑值而将第二N缓冲器N4的输出端子连接至第二输出通道OUT2。连接至第二N缓冲器N4的第八MUX开关SC4响应于第四极性控制信号POL(S4)的第二逻辑值而将第二N缓冲器N4的输出端子连接至第四输出通道OUT4。当第四极性控制信号POL(S4)具有第一逻辑值时，第七MUX开关SD4和第八MUX开关SC4被关断。
数据电压提供开关SW1至SW4被布置在复用器与输出通道OUT1至OUT4之间并从复用器向输出通道OUT1至OUT4提供正数据电压+Vdata和负数据电压-Vdata。数据电压提供开关SW1至SW4中的每个数据电压提供开关包括连接至两个MUX开关的输入端子和连接至一个输出通道的输出端子。第一数据电压提供开关SW1和第三数据电压提供开关SW3响应于图47中示出的第一源极输出使能信号SOE1的第二逻辑值而将正数据电压+Vdata和负数据电压-Vdata提供至第一输出通道OUT1和第三输出通道OUT3。第二数据电压提供开关SW2和第四数据电压提供开关SW4响应于图47中示出的第二源极输出使能信号SOE2的第二逻辑值而将正数据电压+Vdata和负数据电压-Vdata提供至第二输出通道OUT2和第四输出通道OUT4。
电荷共享开关(在下文中称为“CS开关”)SW5和SW6连接输出通道，当数据电压的极性改变时，这些输出通道中的数据电压的极性同时改变。
第一CS开关SW5被连接至第一输出通道OUT1和第三输出通道OUT3，第一输出通道OUT1和第三输出通道OUT3被连接至属于第一数据线组的数据线S1和S3。第一CS开关SW5在第一电荷共享定时处被接通并且对属于第一数据线组的数据线S1和S3进行电荷共享。第一电荷共享定时由图47中示出的第一源极输出使能信号SOE1控制。第一CS开关SW5响应于第一源极输出使能信号SOE1的第一逻辑值而连接第一输出通道OUT1和第三输出通道OUT3并对第一数据线组进行电荷共享。
第二CS开关SW6被连接至第二输出通道OUT2和第四输出通道OUT4，第二输出通道OUT2和第四输出通道OUT4被连接至属于第二数据线组的数据线S2和S4。第二CS开关SW6在第二电荷共享定时处被接通并且对属于第二数据线组的数据线S2和S4进行电荷共享。第二电荷共享定时由图47中示出的第二源极输出使能信号SOE2控制。第二CS开关SW6响应于第二源极输出使能信号SOE2的第一逻辑值而连接第二输出通道OUT2和第四输出通道OUT4并对第二数据线组进行电荷共享。
如下表1指示图45和图46中示出的缓冲器和输出通道根据四种情况的工作状态。
[表1]
如图48所示，仅当数据电压的极性被反转时，本公开内容的实施方式执行电荷共享方法POLCS，从而在数据电压的极性改变时减少生成的数据电压的电荷量。此外，本公开内容的实施方式与图44中示出的通用hi-Z切换方法或通用电荷共享方法相比，减少了数据电压的频率，并因此可以大大减少源极驱动器IC的功耗。根据本公开内容的实施方式的源极驱动器IC依次生成第一颜色至第四颜色的处于第一极性的数据电压，将第一颜色的数据电压的第一极性反转成第二极性，并依次生成第一颜色至第四颜色的处于第二极性的数据电压。根据本公开内容的实施方式的电荷共享方法POLCS减少极性被反转的第一颜色的数据电压的电荷量，因此可以减少第一颜色的数据电压的上升时间。因此，可以增加第一颜色的子像素的电荷量。
图49示出根据本公开内容的实施方式的电荷共享方法POLCS、通用Hi-Z切换方法和通用电荷共享方法关于数据电压的电荷量、频率以及动态功耗的比较。动态功耗由(电压电荷量×频率)获得。在图49中，白色、红色、绿色、蓝色、黄色以及品红色(magenta)指示实验性图像图案的颜色。从图49可以看出，与通用hi-Z切换方法和通用电荷共享方法相比，根据本公开内容的实施方式的电荷共享方法POLCS可以大大减少白色和青色(cyan)的功耗，并且类似于或优于通用hi-Z切换和电荷共享方法，还可以获得其他颜色的功耗的减少效果。
图50示出通用切换方法Hi-Z、通用电荷共享方法CS以及根据本公开内容的实施方式的电荷共享方法POLCS针对白色的比较。图51示出通用切换方法Hi-Z、通用电荷共享方法CS以及根据本公开内容的实施方式的电荷共享方法POLCS针对红色的比较。图52示出通用切换方法Hi-Z、通用电荷共享方法CS以及根据本公开内容的实施方式的电荷共享方法POLCS针对绿色的比较。图53示出通用切换方法Hi-Z、通用电荷共享方法CS以及根据本公开内容的实施方式的电荷共享方法POLCS针对蓝色的比较。图54示出通用切换方法Hi-Z、通用电荷共享方法CS以及根据本公开内容的实施方式的电荷共享方法POLCS针对青色的比较。图55示出通用切换方法Hi-Z、通用电荷共享方法CS以及根据本公开内容的实施方式的电荷共享方法POLCS针对黄色的比较。图56示出通用切换方法Hi-Z、通用电荷共享方法CS以及根据本公开内容的实施方式的电荷共享方法POLCS针对品红色的比较。在图50至图56中，“+”是正数据电压，“-”是负数据电压，并且“X”是虚拟数据。
图57是示出根据本公开内容的第二实施方式的源极驱动器ICSIC的电路图。在图57中省略了源极驱动器ICSIC中包括的移位寄存器、锁存器、DAC等。
参照图57，源极驱动器ICSIC包括多个缓冲器P1、N2、P3和N4、多个开关以及多个输出通道OUT1至OUT4。
缓冲器P1、N2、P3和N4包括从PDAC向输出通道提供正数据电压+Vdata输入的P缓冲器P1和P3以及从NDAC向输出通道提供负数据电压-Vdata输入的N缓冲器N2和N4。
如图57所示，可以将P缓冲器P1和P3以及N缓冲器N2和N4交替地布置。第一P缓冲器P1通过第一输出通道OUT1输出要提供至第一数据线S1的第一数据Data1的正数据电压+Vdata，通过第二输出通道OUT2输出要提供至第二数据线S2的第二数据Data2的正数据电压+Vdata，以及通过第三输出通道OUT3输出要提供至第三数据线S3的第三数据Data3的正数据电压+Vdata。第一N缓冲器N2通过第一输出通道OUT1输出要提供至第一数据线S1的第一数据Data1的负数据电压-Vdata，通过第二输出通道OUT2输出要提供至第二数据线S2的第二数据Data2的负数据电压-Vdata，以及通过第三输出通道OUT3要提供至第三数据线S3的第三数据Data3的负数据电压-Vdata。第二P缓冲器P3通过第二输出通道OUT2输出要提供至第二数据线S2的第二数据Data2的正数据电压+Vdata，通过第三输出通道OUT3输出要提供至第三数据线S3的第三数据Data3的正数据电压+Vdata，以及通过第四输出通道OUT4输出要提供至第四数据线S4的第四数据Data4的正数据电压+Vdata。第二N缓冲器N4通过第二输出通道OUT2输出要提供至第二数据线S2的第二数据Data2的负数据电压-Vdata，通过第三输出通道OUT3输出要提供至第三数据线S3的第三数据Data3的负数据电压-Vdata，以及通过第四输出通道OUT4输出要提供至第四数据线S4的第四数据Data4的负数据电压-Vdata。
开关包括用于数据划分的复用器(MUX)、数据电压提供开关SW1至SW4、电荷共享开关SW5和SW6等。
复用器包括通过一个缓冲器将数据电压输出划分成多个输出通道的MUX开关SA1至SA4、SB1至SB4以及SC1至SC4。复用器响应于图46中示出的极性控制信号POL(S1)、POL(S2)、POL(S3)以及POL(S4)而选择数据电压的极性(即，+Vdata或-Vdata)。一个缓冲器通过复用器而被连接至三个输出通道。因此，与图45中示出的源极驱动器IC相比，根据本发明的第二实施方式的源极驱动器ICSIC还可以减少缓冲器的数目。
数据电压提供开关SW1至SW4被布置在复用器与输出通道OUT1至OUT4之间，并从复用器向输出通道OUT1至OUT4提供正数据电压+Vdata和负数据电压和-Vdata。数据电压提供开关SW1至SW4中的每个数据电压提供开关包括连接至两个MUX开关的输入端子和连接至一个输出通道的输出端子。第一数据电压提供开关SW1和第三数据电压提供开关SW3响应于图47中示出的第一源极输出使能信号SOE1的第二逻辑值而将正数据电压+Vdata和负数据电压-Vdata提供至第一输出通道OUT1和第三输出通道OUT3。第二数据电压提供开关SW2和第四数据电压提供开关SW4响应于图47中示出的第二源极输出使能信号SOE2的第二逻辑值而将正数据电压+Vdata和负数据电压-Vdata提供至第二输出通道OUT2和第四输出通道OUT4。
电荷共享开关(在下文中称为“CS开关”)SW5和SW6连接输出通道，当数据电压的极性改变时，这些输出通道中的数据电压的极性同时改变。第一CS开关SW5被连接至第一输出通道OUT1和第三输出通道OUT3。第一CS开关SW5响应于第一源极输出使能信号SOE1的第一逻辑值而连接第一输出通道OUT1和第三输出通道OUT3并进行电荷共享。第二CS开关SW6被连接至第二输出通道OUT2和第四输出通道OUT4。第二CS开关SW6响应于第二源极输出使能信号SOE2的第一逻辑值而连接第二输出通道OUT2和第四输出通道OUT4并进行电荷共享。
如下表2指示图57中示出的缓冲器和输出通道根据四种情况的工作状态。
[表2]
图58是示出根据本公开内容的第三实施方式的源极驱动器ICSIC的电路图。在图58中省略了源极驱动器ICSIC中包括的移位寄存器、锁存器、DAC等。
参照图58，源极驱动器ICSIC包括多个缓冲器P1、N2、P3和N4、多个开关以及多个输出通道OUT1至OUT4。
缓冲器P1、N2、P3和N4包括从PDAC向输出通道提供正数据电压+Vdata输入的P缓冲器P1和P3以及从NDAC向输出通道提供负数据电压-Vdata输入的N缓冲器N2和N4。如图58所示，可以将P缓冲器P1和P3以及N缓冲器N2和N4交替地布置。第一P缓冲器P1通过第一输出通道OUT1输出要提供至第一数据线S1的第一数据Data1的正数据电压+Vdata，以及通过第二输出通道OUT2输出要提供至第三数据线S3的第三数据Data3的正数据电压+Vdata。第一N缓冲器N2通过第一输出通道OUT1输出要提供至第一数据线S1的第一数据Data1的负数据电压-Vdata，以及通过第二输出通道OUT2输出要提供至第三数据线S3的第三数据Data3的负数据电压-Vdata。第二P缓冲器P3通过第三输出通道OUT3输出要提供至第二数据线S2的第二数据Data2的正数据电压+Vdata，以及通过第四输出通道OUT4输出要提供至第四数据线S4的第四数据Data4的正数据电压+Vdata。第二N缓冲器N4通过第三输出通道OUT3输出要提供至第二数据线S2的第二数据Data2的负数据电压-Vdata，以及通过第四输出通道OUT4输出要提供至第四数据线S4的第四数据Data4的负数据电压-Vdata。
开关包括用于数据划分的复用器(MUX)、数据电压提供开关SW1至SW4以及电荷共享开关SW5和SW6等。
复用器包括通过一个缓冲器将数据电压输出划分成多个输出通道的MUX开关SA1、SB1、SA3、SB3、SC2、SD2、SC4以及SD4。复用器响应于图46中示出的极性控制信号POL(S1)、POL(S2)、POL(S3)以及POL(S4)而选择数据电压的极性(即，+Vdata或-Vdata)。
数据电压提供开关SW1至SW4被布置在复用器与输出通道OUT1至OUT4之间，并从复用器向输出通道OUT1至OUT4提供正数据电压+Vdata和负数据电压和-Vdata。数据电压提供开关SW1至SW4中的每个数据电压提供开关包括连接至两个MUX开关的输入端子和连接至一个输出通道的输出端子。第一数据电压提供开关SW1和第二数据电压提供开关SW2响应图47中示出的第一源极输出使能信号SOE1于的第二逻辑值而将正数据电压+Vdata和负数据电压-Vdata提供至第一输出通道OUT1和第二输出通道OUT2。第三数据电压提供开关SW3和第四数据电压提供开关SW4响应于图47中示出的第二源极输出使能信号SOE2的第二逻辑值而将正数据电压+Vdata和负数据电压-Vdata提供至第三输出通道OUT3和第四输出通道OUT4。
电荷共享开关(在下文中称为“CS开关”)SW5和SW6连接输出通道，当数据电压的极性改变时，这些输出通道中的数据电压的极性同时改变。第一CS开关SW5被连接至第一输出通道OUT1和第二输出通道OUT2。第一CS开关SW5响应于第一源极输出使能信号SOE1的第一逻辑值而连接第一输出通道OUT1和第二输出通道OUT2并进行电荷共享。第二CS开关SW6被连接至第三和第四输出通道OUT3和OUT4。第二CS开关SW6响应于第二源极输出使能信号SOE2的第一逻辑值而连接第三和第四输出通道OUT3和OUT4并进行电荷共享。
如图58所示，可以按照名称的顺序从左向右布置源极驱动器ICSIC的缓冲器P1、N2、P3以及N4，并且可以按照指定顺序从左向右布置源极驱动器ICSIC的输出通道OUT1、OUT2、OUT3以及OUT4。本发明的实施方式使第二数据线S2和第三数据线S3交叉，将第二输出通道OUT2连接至第三数据线S3，并且将第三输出通道OUT3连接至第二数据线S2，以按照与上述实施方式相同的方式来反转数据电压的极性。在第二数据线S2与第三数据线S3的交叉处可能存在寄生电容，但是可以使用有机保护层来最小化该寄生电容。
如下表3指示图58中示出的缓冲器和输出通道根据四种情况的工作状态。
[表3]
在图45、图57以及图58中，可以通过下述方法之一来实现数据线的交叉：用于使显示面板100的上面板(upperbezel)中的数据线交叉的方法、用于使源极驱动器ICSIC内部的数据线交叉的方法以及用于使COF上的数据线交叉的方法。
如上所述，仅当提供至属于第一数据线组的数据线的数据电压的极性被反转时，根据本公开内容的实施方式的包括分别具有不同的电荷共享定时的第一数据线组和第二数据线组的显示装置对第一数据线组进行电荷共享，并且仅当提供至属于第二数据线组的数据线的数据电压的极性被反转时，根据本公开内容的实施方式的包括分别具有不同的电荷共享定时的第一数据线组和第二数据线组的显示装置对第二数据线组进行电荷共享。作为结果，本公开内容的实施方式可以在不降低图像质量的情况下大大减少功耗。
尽管参照若干个图示的实施方式来描述实施方式，但是应该理解，本领域普通技术人员可以设计落入本公开内容的原理的范围内的无数其他修改和实施方式。更具体而言，可以在本公开内容、附图和所附权利要求的范围内进行零部件的各种变化和修改和/或对主体组合布置的布置。除了对零部件和/或布置的变化和修改以外，对本领域普通技术人员而言，可替选的使用也将是明显的。

Claims (35)

1.一种包括多个数据线和多个栅极线的显示装置，所述显示装置包括：
像素阵列，所述像素阵列包括第一颜色至第四颜色的第一组子像素和所述第一颜色至所述第四颜色的第二组子像素，所述第一组子像素和所述第二组子像素连接至相同的数据线；
数据驱动器，所述数据驱动器被配置成生成第一数据电压和第二数据电压，所述第一数据电压相对于被施加至所述像素阵列的公共电压具有第一极性，并且所述第二数据电压相对于所述公共电压具有与所述第一极性不同的第二极性，并且其中，所述数据驱动器经由所述数据线将所述第一极性的所述第一数据电压施加至所述第一颜色至所述第四颜色的所述第一组子像素，并且随后经由所述数据线将所述第二极性的所述第二数据电压施加至所述第一颜色至所述第四颜色的所述第二组子像素；以及
栅极驱动器，所述栅极驱动器被配置成将栅极脉冲提供至所述栅极线，所述栅极脉冲与所述第一数据电压和所述第二数据电压同步；
其中，所述数据驱动器依次生成所述第一颜色至所述第四颜色的所述第一极性的所述第一数据电压，并且依次生成所述第一颜色至所述第四颜色的所述第二极性的所述第二数据电压。
2.根据权利要求1所述的显示装置，其中，紧接在所述第一极性的所述第一数据电压被施加至所述第一组子像素之后，所述数据驱动器将所述第二极性的所述第二数据电压施加至所述第二组子像素。
3.根据权利要求1所述的显示装置，其中，所述第一颜色为红色、绿色、蓝色或白色中之一。
4.根据权利要求3所述的显示装置，其中，来自所述第一组子像素的所述第一颜色的子像素被布置在显示面板的第K+1行线上，其中，K为零和正整数，
其中，来自所述第一组子像素的所述第二颜色的子像素被布置在所述显示面板的第K+3行线上，
其中，来自所述第一组子像素的所述第三颜色的子像素被布置在所述显示面板的第K+2行线上，以及
其中，来自所述第一组子像素的所述第四颜色的子像素被布置在所述显示面板的第K+4行线上。
5.根据权利要求4所述的显示装置，其中，来自所述第一组子像素的所述第一颜色的子像素包括第一薄膜晶体管TFT，所述第一TFT响应于通过第I栅极线提供的第一栅极脉冲通过所述数据线将所述第一颜色的所述第一数据电压提供至包括在所述第一颜色的子像素中的第一像素电极，其中，I为正整数，
其中，来自所述第一组子像素的所述第二颜色的子像素包括第二TFT，所述第二TFT响应于通过第I+1栅极线提供的第二栅极脉冲通过所述数据线将所述第二颜色的所述第一数据电压提供至包括在所述第二颜色的子像素中的第二像素电极，
其中，来自所述第一组子像素的所述第三颜色的子像素包括第三TFT，所述第三TFT响应于通过第I+2栅极线提供的第三栅极脉冲通过所述数据线将所述第三颜色的所述第一数据电压提供至包括在所述第三颜色的子像素中的第三像素电极，以及
其中，来自所述第一组子像素的所述第四颜色的所述子像素包括第四TFT，所述第四TFT响应于通过第I+3栅极线提供的第四栅极脉冲将通过所述数据线提供的所述第四颜色的所述第一数据电压提供至包括在所述第四颜色的子像素中的第四像素电极。
6.根据权利要求1所述的显示装置，其中，所述像素阵列包括其中施加至像素的数据电压的极性沿跨所述像素阵列的水平方向和竖直方向按每个子像素反转的像素，或者所述像素阵列包括其中施加至像素的数据电压的极性沿水平方向和竖直方向按每两个子像素反转的像素。
7.根据权利要求1所述的显示装置，其中，在等于或大于两个水平时段并且等于或小于N/2个水平时段的周期中，所述数据驱动器将所述第一数据电压的极性从所述第一极性反转至所述第二极性，其中，N为显示面板的竖直分辨率，以及
其中，提供至奇序数的数据线的数据电压从所述第一极性切换至所述第二极性的时间点与提供至偶序数的数据线的数据电压从所述第一极性切换至所述第二极性的时间点不同。
8.根据权利要求5所述的显示装置，还包括：
多个链接线，所述多个链接线被配置成将所述栅极驱动器的输出通道连接至所述多个栅极线，其中，至少一个链接线与另一链接线交叉以将所述栅极驱动器的输出通道连接至所述多个栅极线中对应的一个栅极线，
其中，所述栅极驱动器依次输出来自所述输出通道的栅极脉冲。
9.根据权利要求3所述的显示装置，其中，来自所述第一组子像素的所述第一颜色的子像素被布置在所述显示面板的第K+1行线上，其中，K为零和正整数，
其中，来自所述第一组子像素的所述第二颜色的子像素和来自所述第一组子像素的所述第三颜色的子像素被布置在所述显示面板的第K+2行线上，以及
来自所述第一组子像素的所述第四颜色的子像素被布置在所述显示面板的第K+3行线上。
10.根据权利要求9所述的显示装置，其中，来自所述第一组子像素的所述第一颜色的子像素包括第一薄膜晶体管TFT，所述第一TFT响应于通过第I栅极线提供的第一栅极脉冲通过所述数据线将所述第一颜色的所述第一数据电压提供至包括在所述第一颜色的子像素中的第一像素电极，其中，I为正整数，
其中，来自所述第一组子像素的所述第二颜色的子像素包括第二TFT，所述第二TFT响应于通过第I+1栅极线提供的第二栅极脉冲通过所述数据线将所述第二颜色的所述第一数据电压提供至包括在所述第二颜色的子像素中的第二像素电极，
其中，来自所述第一组子像素的所述第三颜色的所述子像素包括第三TFT，所述第三TFT响应于通过第I+2栅极线提供的第三栅极脉冲通过所述数据线将所述第三颜色的所述第一数据电压提供至包括在所述第三颜色的子像素中的第三像素电极，以及
其中，来自所述第一组子像素的所述第四颜色的所述子像素包括第四TFT，所述第四TFT响应于通过第I+3栅极线提供的第四栅极脉冲通过所述数据线将所述第四颜色的所述第一数据电压提供至包括在所述第四颜色的子像素中的第四像素电极。
11.根据权利要求10所述的显示装置，其中，在等于或大于两个水平时段并且等于或小于N/2个水平时段的周期中，所述数据驱动器将所述第一数据电压的极性从所述第一极性反转至所述第二极性，其中，N为显示面板的竖直分辨率，以及
其中，提供至奇序数的数据线的数据电压从所述第一极性切换至所述第二极性的时间点与提供至偶序数的数据线的数据电压从所述第一极性切换至所述第二极性的时间点不同。
12.根据权利要求1所述的显示装置，其中，所述像素阵列包括第一块子像素和第二块子像素，所述第一块子像素在所述第一块中的所述子像素之间具有数据电压的第一极性分布，并且所述第二块子像素在所述第二块的所述子像素之间具有数据电压的第二极性分布，所述第二极性分布与所述第一极性分布相反，
其中，所述第一块和所述第二块彼此相邻，以及
其中，所述第一块和所述第二块中的每个块包括所述像素阵列中的四个或更多个行线的子像素以及四个或更多个列线的子像素。
13.根据权利要求1所述的显示装置，其中，当提供至属于第一数据线组的数据线的数据电压的极性被反转时，所述数据驱动器对所述第一数据线组进行电荷共享，其中在所述第一数据线组的子像素之间共享电荷，
其中，当提供至属于第二数据线组的数据线的数据电压的极性被反转时，所述数据驱动器对所述第二数据线组进行电荷共享，其中在所述第二数据线组的子像素之间共享电荷，以及
其中，在所述第一数据线组中进行电荷共享的时间与在所述第二数据线组中进行电荷共享的定时不同。
14.根据权利要求13所述的显示装置，其中，所述数据驱动器包括：
第一开关，所述第一开关被配置成在第一时间接通以在属于所述第一数据线组的所述子像素之间共享电荷；以及
第二开关，所述第二开关被配置成在与所述第一时间不同的第二时间接通以在属于所述第二数据线组的所述子像素之间共享电荷。
15.根据权利要求13所述的显示装置，其中，当第一数据线、第二数据线、第三数据线和第四数据线从所述显示装置的左侧至所述显示装置的右侧依次被布置时，所述第一数据线组包括所述第一数据线和所述第三数据线，并且所述第二数据线组包括所述第二数据线和所述第四数据线。
16.根据权利要求15所述的显示装置，还包括定时控制器，所述定时控制器被配置成控制所述数据驱动器和所述栅极驱动器的操作定时并且生成极性控制信号和源极输出使能信号，
其中，所述源极输出使能信号包括第一源极输出使能信号和第二源极输出使能信号，所述第一源极输出使能信号用于控制提供至属于所述第一数据线组的数据线的数据电压的输出定时和电荷共享定时，所述第二源极输出使能信号用于控制提供至属于所述第二数据线组的数据线的数据电压的输出定时和电荷共享定时，以及
其中，所述数据驱动器响应于所述第一源极输出使能信号的第一逻辑值和所述第二源极输出使能信号的第一逻辑值进行电荷共享，并且响应于所述第一源极输出使能信号的第二逻辑值和所述第二源极输出使能信号的第二逻辑值将数据电压输出至所述数据线。
17.根据权利要求16所述的显示装置，其中，所述数据驱动器包括多个缓冲器、多个开关以及多个输出通道，
其中，所述多个缓冲器包括被配置成将所述第一极性的数据电压提供至与第一缓冲器类型的第一缓冲器和所述第一缓冲器类型的第二缓冲器关联的输出通道的所述第一缓冲器类型的第一缓冲器和所述第一缓冲器类型的第二缓冲器，并且所述多个缓冲器还包括被配置成将所述第二极性的数据电压提供至与第二缓冲器类型的第一缓冲器和所述第二缓冲器类型的第二缓冲器关联的输出通道的所述第二缓冲器类型的第一缓冲器和所述第二缓冲器类型的第二缓冲器，
其中，所述第一缓冲器类型的第一缓冲器输出将通过第一输出通道提供至所述第一数据线的所述第一极性的第一数据的数据电压以及将通过第三输出通道提供至所述第三数据线的所述第一极性的第三数据的数据电压，
其中，所述第一缓冲器类型的第二缓冲器输出将通过第二输出通道提供至所述第二数据线的所述第一极性的第二数据的数据电压以及将通过第四输出通道提供至所述第四数据线的所述第一极性的第四数据的数据电压，
其中，所述第二缓冲器类型的第一缓冲器输出所述第二极性的所述第一数据的数据电压以及所述第二极性的所述第三数据的数据电压，
其中，所述第二缓冲器类型的第二缓冲器输出所述第二极性的所述第二数据的数据电压以及所述第二极性的所述第四数据的数据电压，
其中，所述开关包括被配置成使用多个复用器开关划分数据的复用器、多个数据电压提供开关以及电荷共享开关，以及
其中，所述电荷共享开关包括第一电荷共享开关和第二电荷共享开关，所述第一电荷共享开关被配置成将所述第一输出通道和所述第三输出通道连接在一起并且在连接至所述第一输出通道和所述第三输出通道的子像素之间进行电荷共享，所述第二电荷共享开关被配置成将所述第二输出通道和所述第四输出通道连接在一起并且在连接至所述第二输出通道和所述第四输出通道的子像素之间进行电荷共享。
18.根据权利要求16所述的显示装置，其中，所述数据驱动器包括多个缓冲器、多个开关以及多个输出通道，
其中，所述多个缓冲器包括被配置成将所述第一极性的数据电压提供至与第一缓冲器类型的第一缓冲器和所述第一缓冲器类型的第二缓冲器关联的输出通道的所述第一缓冲器类型的第一缓冲器和所述第一缓冲器类型的第二缓冲器，并且所述多个缓冲器还包括被配置成将所述第二极性的数据电压提供至与第二缓冲器类型的第一缓冲器和所述第二缓冲器类型的第二缓冲器关联的输出通道的所述第二缓冲器类型的第一缓冲器和所述第二缓冲器类型的第二缓冲器，
其中，所述第一缓冲器类型的第一缓冲器输出将通过第一输出通道提供至所述第一数据线的所述第一极性的第一数据的数据电压、将通过第二输出通道提供至所述第二数据线的所述第二极性的第二数据的数据电压以及将通过第三输出通道提供至所述第三数据线的第三极性的第三数据的数据电压，
其中，所述第二类型的第一缓冲器输出所述第二极性的所述第一数据的数据电压、所述第二极性的所述第二数据的数据电压以及所述第二极性的所述第三数据的输出电压，
其中，所述第一类型的第二缓冲器输出所述第一极性的所述第二数据的数据电压、所述第一极性的所述第三数据的数据电压以及将通过第四输出通道提供至所述第四数据线的所述第一极性的第四数据的数据电压，
其中，所述第二类型的第二缓冲器输出所述第二极性的所述第二数据的数据电压、所述第二极性的所述第三数据的数据电压以及所述第二极性的所述第四数据的数据电压，
其中，所述开关包括被配置成使用多个复用器开关划分数据的复用器、多个数据电压提供开关以及电荷共享开关，以及
其中，所述电荷共享开关包括第一电荷共享开关和第二电荷共享开关，所述第一电荷共享开关被配置成将所述第一输出通道和所述第三输出通道连接在一起并且在连接至所述第一输出通道和所述第三输出通道的子像素之间进行电荷共享，所述第二电荷共享开关被配置成连接所述第二输出通道和所述第四输出通道并且在连接至所述第二输出通道和所述第四输出通道的子像素之间进行电荷共享。
19.根据权利要求16所述的显示装置，其中，所述数据驱动器包括多个缓冲器、多个开关以及多个输出通道，
其中，所述多个缓冲器包括被配置成将所述第一极性的数据电压提供至与第一缓冲器类型的第一缓冲器和所述第一缓冲器类型的第二缓冲器关联的输出通道的所述第一缓冲器类型的第一缓冲器和所述第一缓冲器类型的第二缓冲器，并且所述多个缓冲器还包括被配置成将所述第二极性的数据电压提供至与第二缓冲器类型的第一缓冲器和所述第二缓冲器类型的第二缓冲器关联的输出通道的所述第二缓冲器类型的第一缓冲器和所述第二缓冲器类型的第二缓冲器，
其中，所述第一缓冲器类型的第一缓冲器输出将通过第一输出通道提供至所述第一数据线的所述第一极性的第一数据的数据电压以及将通过第二输出通道提供至所述第三数据线的所述第一极性的第三数据的数据电压，
其中，所述第二类型的第一缓冲器输出所述第二极性的所述第一数据的数据电压以及所述第二极性的所述第三数据的数据电压，
其中，所述第一缓冲器类型的第二缓冲器输出将通过第三输出通道提供至所述第二数据线的所述第一极性的第二数据的数据电压以及将通过第四输出通道提供至所述第四数据线的所述第一极性的第四数据的数据电压，
其中，所述第二类型的第二缓冲器输出所述第二极性的所述第二数据的数据电压以及所述第二极性的所述第四数据的数据电压，
其中，所述开关包括被配置成使用多个复用器开关划分数据的复用器、多个数据电压提供开关以及电荷共享开关，以及
其中，所述电荷共享开关包括第一电荷共享开关和第二电荷共享开关，所述第一电荷共享开关被配置成将所述第一输出通道和所述第二输出通道连接在一起并且在连接至所述第一输出通道和所述第二输出通道的子像素之间进行电荷共享，所述第二电荷共享开关被配置成连接所述第三输出通道和所述第四输出通道并且在连接至所述第三输出通道和所述第四输出通道的像素之间进行电荷共享。
20.根据权利要求19所述的显示装置，其中，将所述缓冲器连接至所述数据线的线的一部分彼此交叉，使得所述第三数据线连接至所述第二输出通道并且所述第二数据线连接至所述第三输出通道。
21.一种包括多个数据线和多个栅极线的显示装置，所述显示装置包括：
像素阵列，所述像素阵列包括第一颜色至第四颜色的第一组子像素和所述第一颜色至所述第四颜色的第二组子像素，所述第一组子像素和所述第二组子像素连接至相同的数据线；
数据驱动器，所述数据驱动器被配置成生成第一数据电压和第二数据电压，所述第一数据电压相对于被施加至所述像素阵列的公共电压具有第一极性，并且所述第二数据电压相对于所述公共电压具有与所述第一极性不同的第二极性，并且其中，所述数据驱动器经由所述数据线将所述第一极性的所述第一数据电压施加至所述第一颜色至所述第四颜色的所述第一组子像素，并且随后经由所述数据线将所述第二极性的所述第二数据电压施加至所述第一颜色至所述第四颜色的所述第二组子像素；以及
栅极驱动器，所述栅极驱动器被配置成将栅极脉冲提供至所述栅极线，所述栅极脉冲与所述第一数据电压和所述第二数据电压同步；
其中，所述数据驱动器包括：
第一开关，所述第一开关被配置成在第一时间接通并且在属于第一数据线组的数据线上的子像素之间进行电荷的共享；以及
第二开关，所述第二开关被配置成在与所述第一时间不同的第二时间接通并且在属于第二数据线组的数据线上的子像素之间进行电荷的共享，以及
其中，所述数据驱动器依次生成所述第一颜色至所述第四颜色的所述第一极性的所述第一数据电压，并且依次生成所述第一颜色至所述第四颜色的所述第二极性的所述第二数据电压。
22.一种显示装置，包括：
多个栅极线；
多个数据线，所述数据线与所述栅极线交叉；
多个像素，每个像素包括不同颜色的多个子像素，并且所述多个子像素被布置在与所述像素对应的行中；
数据驱动器，所述数据驱动器通过第一数据电压依次驱动第一组子像素，所述第一数据电压相对于施加至所述多个像素的公共电压具有第一极性，所述第一组子像素中的属于不同的像素的至少一些子像素位于不同的行上，并且所述第一组子像素中的每个子像素与不同的颜色关联；以及
栅极驱动器，所述栅极驱动器被配置成将栅极脉冲提供至所述多个栅极线，所述栅极脉冲与所述第一数据电压同步。
23.根据权利要求22所述的显示装置，其中，所述第一组子像素连接至相同的数据线。
24.根据权利要求23所述的显示装置，其中，所述数据驱动器通过第二数据电压依次驱动第二组子像素，所述第二数据电压相对于所述公共电压具有与所述第一极性不同的第二极性，所述第二组子像素中的属于不同的像素的至少一些子像素位于不同的行上，并且所述第二组子像素中的每个子像素与不同的颜色关联。
25.根据权利要求24所述的显示装置，其中，所述第二组子像素连接至与所述第一组子像素的相同的数据线。
26.根据权利要求24所述的显示装置，其中，所述数据驱动器在不驱动任何中间组子像素的情况下通过所述第一极性的所述第一数据电压驱动所述第一组子像素，随后通过所述第二极性的所述第二数据电压驱动所述第二组子像素。
27.根据权利要求22所述的显示装置，其中，来自由所述数据驱动器驱动的所述第一组子像素的第一子像素与白色、蓝色、红色或绿色的颜色关联。
28.根据权利要求22所述的显示装置，其中，来自由所述数据驱动器驱动的所述第一组子像素的第一子像素与红色、绿色或蓝色的颜色关联。
29.根据权利要求24所述的显示装置，其中，在等于或大于两个水平时段并且等于或小于N/2个水平时段的周期中，所述数据驱动器从通过所述第一极性的所述第一数据电压驱动所述第一组子像素切换至通过所述第二极性驱动所述第二组子像素，其中，N为显示面板的竖直分辨率，以及
其中，提供至奇序数的数据线的数据电压从所述第一极性切换至所述第二极性的时间点与提供至偶序数的数据线的数据电压从所述第一极性切换至所述第二极性的时间点不同。
30.根据权利要求27所述的显示装置，其中，来自所述第一组子像素的第一颜色的子像素被布置在所述显示面板的第K+1行上，其中，K为零或正整数；
其中，来自所述第一组子像素的第二颜色的子像素被布置在所述显示面板的第K+3行上，
其中，来自所述第一组子像素的第三颜色的子像素被布置在所述显示面板的第K+2行线上，以及
其中，来自所述第一组子像素的第四颜色的子像素被布置在所述显示面板的第K+4行线上。
31.根据权利要求30所述的显示装置，还包括：
多个链接线，所述多个链接线被配置成将所述栅极驱动器的输出通道连接至所述多个栅极线，其中，至少一个链接线与另一链接线交叉以将所述栅极驱动器的输出通道连接至所述多个栅极线中对应的一个栅极线，
其中，所述栅极驱动器依次输出来自所述输出通道的栅极脉冲。
32.根据权利要求27所述的显示装置，其中，来自所述第一组子像素的第一颜色的子像素被布置在所述显示面板的第K+1行线上，其中，K为零或正整数，
其中，来自所述第一组子像素的第二颜色的子像素和来自所述第一组子像素的第三颜色的子像素被布置在所述显示面板的第K+2行线上，以及
来自所述第一组子像素的第四颜色的子像素被布置在所述显示面板的第K+3行线上。
33.根据权利要求22所述的显示装置，其中，所述多个像素包括第一块子像素和第二块子像素，所述第一块子像素在所述第一块中的子像素之间具有数据电压的第一极性分布，并且所述第二块子像素在所述第二块中的子像素之间具有数据电压的第二极性分布，所述第二极性分布与所述第一极性分布相反，
其中，所述第一块和所述第二块彼此相邻。
34.根据权利要求22所述的显示装置，其中，当提供至属于第一数据线组的数据线的数据电压的极性被反转至不同的极性时，所述数据驱动器对所述第一数据线组进行电荷共享，其中在所述第一数据线组的子像素之间共享电荷，
其中，当提供至属于第二数据线组的数据线的数据电压的极性被反转至不同的极性时，所述数据驱动器对所述第二数据线组进行电荷共享，其中在所述第二数据线组的子像素之间共享电荷，以及
其中，在所述第一数据线组中进行电荷共享的时间与在所述第二数据线组中进行电荷共享的定时不同。
35.根据权利要求34所述的显示装置，其中，所述第一数据线组包括偶序数的数据线并且所述第二数据线组包括奇序数的数据线。
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