KR102265524B1 - 표시장치 - Google Patents

Abstract

본 발명은 표시장치에 관한 것으로, 다수의 데이터 라인들, 다수의 게이트라인들, 도트 인버젼 형태로 극성이 반전되고 이웃한 서브 픽셀들이 하나의 데이터 라인을 공유하는 픽셀 어레이를 포함하는 표시장치에 있어서, 서브 픽셀들에 충전될 데이터 전압을 발생하고, 상기 데이터 전압의 극성을 미리 설정된 시간 주기로 반전시켜 상기 데이터 라인들에 공급하는 데이터 구동부, 및 상기 데이터 전압에 동기되는 게이트 펄스를 게이트 라인들에 공급하는 게이트 구동부를 포함한다. 상기 데이터 구동부로부터 동일 극성을 갖는 데이터 전압이 연속으로 출력되는 기간 동안, 백색 서브 픽셀이 백색 데이터 전압을 충전한 후, 다른 컬러의 서브 픽셀들이 데이터 전압을 충전한다.

Description

표시장치{DISPLAY DEVICE}

본 발명은 적색(Red : R) 서브 픽셀, 녹색(Green : G) 서브 픽셀, 청색(Blue : B) 서브 픽셀, 및 백색(White : W) 서브 픽셀로 나뉘어지는 표시장치에 관한 것이다.

액정표시장치(Liquid Crystal Display Device: LCD), 유기 발광 다이오드 표시장치(Organic Light Emitting Diode Display : OLED Display), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP), 전기영동 표시장치(Electrophoretic Display Device: EPD) 등 각종 평판 표시장치가 개발되고 있다. 액정표시장치는 액정 분자에 인가되는 전계를 데이터 전압에 따라 제어하여 화상을 표시한다. 액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치에는 픽셀 마다 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)가 형성되어 있다.

액정표시장치는 액정표시패널, 액정표시패널에 빛을 조사하는 백라이트 유닛, 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 소스 드라이브 집적회로(Integrated Circuit, 이하 "IC"라 함), 액정표시패널의 게이트라인들(또는 스캔라인들)에 게이트 펄스(또는 스캔 펄스)를 공급하기 위한 게이트 드라이브 IC, 및 상기 IC들을 제어하는 제어회로, 백라이트 유닛의 광원을 구동하기 위한 광원 구동회로 등을 구비한다.

픽셀들 각각에 R(Red) 서브 픽셀, G(Green) 서브 픽셀, B(Blue) 서브 픽셀 이외에 W(White) 서브 픽셀을 추가한 액정표시장치가 개발되고 있다. 이하에서, 픽셀들이 RGBW 서브 픽셀들로 나뉘어진 표시장치를 "RGBW 타입 표시장치"라 한다. W 서브 픽셀은 픽셀들 각각의 휘도를 높임으로써 백라이트 유닛의 휘도를 낮추어 액정표시장치의 소비전력을 낮출 수 있다.

최근에는 대화면, 고해상도 표시장치의 비용을 줄이기 위하여 소스 드라이브 IC를 줄일 수 있는 다양한 방법들이 시도되고 있으나, 픽셀들의 충전 불균일, 극성 분포의 불균형으로 인하여 라인간 휘도 차이가 보이는 등 화질 불량이 발생되고 있다.

본 발명은 RGBW 타입 DRD(Double rate driving) 표시장치에서 화질을 개선할 수 있는 액정표시장치를 제공한다.

본 발명의 표시장치는 다수의 데이터 라인들, 다수의 게이트라인들, 도트 인버젼 형태로 극성이 반전되고 이웃한 서브 픽셀들이 하나의 데이터 라인을 공유하는 픽셀 어레이를 포함한다.

또한, 본 발명의 표시장치는 데이터 구동부와 게이트 구동부를 포함한다.

상기 데이터 구동부는 서브 픽셀들에 충전될 데이터 전압을 발생하고, 상기 데이터 전압의 극성을 미리 설정된 시간 주기로 반전시켜 상기 데이터 라인들에 공급한다. 상기 게이트 구동부는 상기 데이터 전압에 동기되는 게이트 펄스를 게이트 라인들에 공급한다.

상기 데이터 구동부로부터 동일 극성을 갖는 데이터 전압이 연속으로 출력되는 기간 동안, W 서브 픽셀이 W 데이터 전압을 충전한 후, 다른 컬러의 서브 픽셀들이 데이터 전압을 충전한다.

본 발명의 표시장치는 RGBW 타입 DRD 표시장치에서 이웃한 서브 픽셀들이 하나의 데이터 라인을 공유하게 하고, 동일 극성을 갖는 데이터 전압이 연속으로 출력되는 기간 동안, W 서브 픽셀에 데이터 전압을 먼저 충전 시킨 후에 다른 다른 컬러의 서브 픽셀들에 데이터 전압을 충전한다. 그 결과, 본 발명의 표시장치는 픽셀 어레이를 구동하기 위한 소스 드라이브 IC의 개수를 저감하고 매 픽셀 마다 W 서브 픽셀을 추가하여 소비 전력을 개선하고 또한, 컬러 왜곡 없는 화질을 구현할 수 있다.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2 내지 도 4는 본 발명의 제1 실시예에 따른 픽셀 어레이 충전 순서를 보여 주는 도면들이다.
도 5는 도 2 내지 도 4와 같은 픽셀 어레이 충전 순서를 구현하기 위한 소스 드라이브 IC의 출력 파형, 게이트 구동부의 출력 파형 및 픽셀의 충전양을 보여 주는 파형도이다.
도 6은 도 5와 같은 픽셀들의 충전 차이를 보상하기 위한 컬러별 데이터의 일괄 감마 보상 커브를 보여 주는 도면이다.
도 7은 도 2 내지 도 5와 같은 픽셀 어레이 충전 순서를 구현하기 위한 타이밍 콘트롤러의 데이터 재정렬 과정을 보여 주는 도면이다.
도 8 내지 도 10은 본 발명의 제2 실시예에 따른 픽셀 어레이 충전 순서를 보여 주는 도면들이다.
도 11은 도 8 내지 도 10과 같은 픽셀 어레이 충전 순서를 구현하기 위한 소스 드라이브 IC의 출력 파형, 게이트 구동부의 출력 파형 및 픽셀의 충전양을 보여 주는 파형도이다.
도 12는 도 11와 같은 픽셀들의 충전 차이를 보상하기 위한 컬러별 데이터의 일괄 감마 보상 커브를 보여 주는 도면이다.
도 13a 내지 도 13d는 본 발명의 실시예에 따른 표시장치의 픽셀 어레이에 단색을 표시한 예를 보여 주는 도면들이다.
도 14a 내지 도 14c는 본 발명의 실시예에 따른 표시장치의 픽셀 어레이에 혼색을 표시한 예를 보여 주는 도면들이다.
도 15는 본 발명의 픽셀 어레이 구조를 W 서브 픽셀이 없는 RGB 타입의 컬러 표시장치에 적용한 예를 보여 주는 도면이다.
도 16a 내지 도 16c는 도 15에 도시된 RGB 타입의 컬러 표시장치에 단색을 표시한 예를 보여 주는 도면들이다.
도 17a 내지 도 17c는 RGB 타입의 컬러 표시장치에 혼색을 표시한 예를 보여 주는 도면들이다.
도 18은 RGBW 타입의 표시장치에서 픽셀 어레이가 다수의 블록들로 분할되고 이웃한 블록들 간의 극성 패턴이 서로 반전된 예를 보여 주는 도면이다.
도 19는 RGB 타입의 표시장치에서 픽셀 어레이가 다수의 블록들로 분할되고 이웃한 블록들 간의 극성 패턴이 서로 반전된 예를 보여 주는 도면이다.
도 20 내지 도 27은 문제 패턴의 두 가지 형태를 예시하여 제1 및 제2 블록들의 극성 상쇄 효과를 보여 주는 도면들이다.
도 28은 본 발명의 제3 실시예에 따른 픽셀 어레이의 충전 순서를 보여 주는 도면이다.
도 29는 본 발명의 제4 실시예에 따른 픽셀 어레이의 충전 순서를 보여 주는 도면이다.
도 30a 내지 도 30h는 본 발명의 제3 및 제4 실시예에 따른 픽셀 어레이의 충전 순서를 적용한 다양한 예를 보여 주는 도면들이다.
도 31a 내지 도 32c는 본 발명의 제3 실시예에 따른 픽셀 어레이 충전 순서를 적용한 픽셀 어레이의 극성과 픽셀의 충전양을 보여 주는 도면들이다.
도 33은 본 발명의 제3 실시예에 따른 픽셀 어레이에서 기수 번째 게이트 라인들이 구동된 예를 보여 주는 도면이다.
도 34는 본 발명의 제3 실시예에 따른 픽셀 어레이에서 우수 번째 게이트 라인들이 구동된 예를 보여 주는 도면이다.
도 35 및 도 36은 문제 패턴의 두 가지 형태를 예시하여 RGBW 타입 DRD 표시장치의 화질 개선 효과를 보여 주는 도면들이다.

본 발명의 표시장치는 액정표시장치(LCD), 유기 발광 다이오드 표시장치(OLED Display), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 등 컬러 구현이 가능한 평판 표시장치로 구현될 수 있다. 이하에서, 액정표시장치를 중심으로 본 발명의 실시예들을 설명하나 액정표시장치에 한정되지 않는다는 것에 주의하여야 한다. 예를 들어, 본 발명의 RGBW 서브 픽셀 배치는 유기 발광 다이오드 표시장치에도 적용 가능하다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

도 1을 참조하면, 본 발명의 표시장치는 픽셀 어레이가 형성된 표시패널(100)과, 표시패널(100)에 입력 영상의 데이터를 기입하기 위한 표시패널 구동회로를 구비한다. 표시패널(100)의 아래에는 표시패널(100)에 빛을 균일하게 조사하기 위한 백라이트 유닛이 배치될 수 있다.

이 표시장치는 소스 드라이브 IC들의 개수를 줄이기 위하여, 수평(x축 또는 로 라인 방향)으로 이웃한 두 개의 서브 픽셀들이 하나의 데이터 라인을 공유하는 DRD(Double rate driving) 픽셀들로 구현한다. DRD 표시장치는 픽셀 어레이의 데이터 라인들의 개수가 감소되므로 소스 드라이브 IC들의 개수를 1/2로 줄일 수 있다. DRD 표시장치에서, 소스 드라이브 IC의 동작 주파수는 2 배 높아진다.

표시패널(100)은 액정층을 사이에 두고 대향하는 상부 기판과 하부 기판을 포함한다. 표시패널(100)의 픽셀 어레이는 데이터라인들(S1~Sm)과 게이트라인들(G1~Gn)의 교차 구조에 의해 매트릭스 형태로 배열되는 픽셀들을 포함한다.

표시패널(100)의 하부 기판에는 데이터라인들(S1~Sm), 게이트라인들(G1~Gn), TFT, TFT에 접속된 픽셀 전극(1), 및 픽셀 전극(1)에 접속된 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함한다. 픽셀들 각각은 TFT를 통해 데이터전압을 충전하는 픽셀 전극(1)과 공통전압(Vcom)이 인가되는 공통 전극(2)의 전압차에 의해 구동되는 액정 분자들을 이용하여 빛의 투과양을 조정함으로써 비디오 데이터의 화상을 표시한다.

표시패널(100)의 상부 기판 상에는 블랙 매트릭스(Black matrix)와 컬러 필터(Color filter)를 포함한 컬러 필터 어레이가 형성된다. 공통 전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직 전계 구동방식의 경우에 상부 기판 상에 형성되며, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평 전계 구동방식의 경우에 픽셀 전극과 함께 하부 기판 상에 형성될 수 있다. 표시패널(100)의 상부 기판과 하부 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.

본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.

표시패널 구동회로는 픽셀들에 입력 영상의 데이터를 기입한다. 픽셀들에 기입되는 데이터는 R 데이터, G 데이터, B 데이터 및 W 데이터를 포함한다. 표시패널 구동회로는 데이터 구동부(102), 게이트 구동부(104), 타이밍 콘트롤러(20), 및 감마 보정부(22)를 포함한다.

데이터 구동부(102)는 다수의 소스 드라이브 IC를 포함한다. 소스 드라이브 IC들의 데이터 출력 채널들은 픽셀 어레이의 데이터라인들(S1~Sm)에 연결된다. 소스 드라이브 IC들은 타이밍 콘트롤러(20)로부터 입력 영상의 디지털 비디오 데이터를 입력 받는다. 소스 드라이브 IC들로 전송되는 디지털 비디오 데이터는 R 데이터, G 데이터, B 데이터, 및 W 데이터를 포함한다. 소스 드라이브 IC들은 타이밍 콘트롤러(20)의 제어 하에 입력 영상의 RGBW 디지털 비디오 데이터를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 데이터전압을 출력한다. 데이터 구동부(102)의 출력 전압은 데이터 라인들(D1~Dm)에 공급된다.

픽셀들 각각은 R 서브 픽셀, G 서브 픽셀, B 서브 픽셀 및 W 서브 픽셀을 포함한다. 펜타일 렌더링 알고리즘(Pentile reandering algorithm)을 적용할 경우에, 픽셀들은 2 컬러의 서브 픽셀들을 포함할 수 있다. 예컨대, 제1 픽셀은 R 및 G 서브 픽셀을 포함하고, 제2 픽셀은 B 및 W 서브 픽셀을 포함할 수 있으나 이에 한정되지 않는다.

수평으로 이웃한 2 개의 서브 픽셀들은 도 3 내지 도 19와 같이 하나의 데이터 라인을 공유하여 그 데이터 라인을 통해 시분할된 데이터 전압들을 충전한다. 데이터 라인의 공유 구조로 인하여, 동일 해상도에서 일반적인 픽셀 어레이 구조에 비하여 데이터 라인들의 개수와 소스 드라이브 IC들의 개수를 줄일 수 있다.

소스 드라이드 IC들 각각은 타이밍 콘트롤러(20)의 제어 하에 픽셀들에 공급될 데이터 전압의 극성을 2 수평 기간 이상 N/2(N은 표시패널의 수직 해상도) 수평 기간 이하의 반전 주기로 반전시킬 수 있다. 도 4, 도 5, 도 10 및 도 11 등의 도면들은 소스 드라이드 IC에 의해 데이터 전압이 2 수평 기간(2H) 주기로 반전되는 예를 예시하였지만 이에 한정되지 않는다. 소스 드라이드 IC로부터 2 수평 기간 동안 연속으로 출력되는 4 컬러의 데이터 전압은 같은 데이터 라인을 공유하는 2 개 라인의 4 서브 픽셀들에 충전된다.

소스 드라이브 IC들은 극성제어신호(POL)에 응답하여 2 수평 기간(도 5, 2H) 동안 4 개의 서브 픽셀들에 충전될 4 컬러의 데이터 전압을 같은 극성으로 유지하고, 2 수평 기간 주기로 데이터 전압의 극성을 반전시킨다. 따라서, 소스 드라이브 IC들은 4 수평 기간(도 5, 4H) 동안 8 개의 데이터 전압을 연속으로 출력하되, 2 수평 기간 주기로 데이터 전압의 극성을 반전시킨다. 본 발명은 데이터 전압의 극성 반전 주기가 길어 데이터 전압의 트랜지션(transition) 횟수가 작다. 그 결과, 본 발명의 소스 드라이브 IC들의 소비 전력과 발열양을 줄일 수 있다. 소스 드라이드 IC들은 타이밍 콘트롤러(20)의 제어 하에 픽셀들에 공급될 데이터 전압의 극성을 4 수평 기간 주기로 반전시켜 데이터 전압의 트랜지션 횟수를 더 줄일 수 있다.

본 발명의 표시장치는 동일 극성을 갖는 4 컬러의 데이터 전압이 연속으로 출력되는 2 수평 기간 동안, W 서브 픽셀에 W 데이터를 기입한 후에 다른 컬러의 서브 픽셀들에 데이터를 기입한다. 도 2 및 도 8과 같이 W 데이터 전압을 가장 먼저 W 서브 픽셀에 충전한 후, R 데이터, B 데이터 및 G 데이터 순서로 혹은, B 데이터, R 데이터 및 G 데이터 순서로 RGB 서브 픽셀들에 데이터 전압이 충전될 수 있다. 또한, 도 28 및 도 29와 같이 W 데이터 전압을 가장 먼저 W 서브 픽셀에 충전한 후, B 데이터, G 데이터 및 R 데이터 순서로 혹은, B 데이터, R 데이터 및 G 데이터 순서로 RGB 서브 픽셀들에 데이터 전압이 충전될 수 있다.

동일 극성의 데이터 전압이 같은 데이터 라인을 통해 서브 픽셀들에 연속으로 충전될 때, 가장 앞선 데이터 전압의 충전양이 그 이후의 데이터 전압에 비하여 상대적으로 작다. 이 때문에 본 발명은 동일 극성의 RGBW 데이터 전압 중에서 픽셀의 충전양이 적더라도 컬러 왜곡을 초래하지 않는 W 데이터를 가장 먼저 W 서브 픽셀에 충전시킨다.

도 2 및 도 3의 예에서, 하나의 데이터 라인(S1)을 공유하고 동일 극성의 데이터 전압을 순차적으로 충전하는 RGBW 서브 픽셀의 연결 관계를 살펴 보면 아래와같다. W 서브 픽셀은 표시패널(100)의 제K(K는 0과 양의 정수)+1 로 라인(row line)(L1)에 배치된다. R 서브 픽셀은 표시패널(100)의 제K+3 로 라인(L3)에 배치된다. B 서브 픽셀은 표시패널(100)의 제K+2 로 라인(L2)에 배치된다. G 서브 픽셀은 표시패널(100)의 제K+3 로 라인(L4)에 배치된다.

W 서브 픽셀(W11)은 제I(I는 양의 정수) 게이트 라인(G4)을 통해 공급되는 제1 게이트 펄스에 응답하여 제J(J는 양의 정수) 데이터 라인(S1)을 통해 공급되는 W 데이터 전압을 제1 화소 전극(P11)에 공급하는 제1 TFT(T11)를 포함한다. 제1 TFT(T11)의 게이트는 제1 게이트 펄스가 공급되는 제I 게이트 라인(G4)에 접속된 게이트, 제J 데이터 라인(S1)에 접속된 드레인, 및 화소 전극(P11)에 접속된 소스를 포함한다.

R 서브 픽셀(R31)은 제I+1 게이트 라인(G5)을 통해 공급되는 제2 게이트 펄스에 응답하여 제J 데이터 라인(S1)을 통해 공급되는 R 데이터 전압을 제2 화소 전극(P22)에 공급하는 제2 TFT(T12)를 포함한다. 제2 TFT(T12)의 게이트는 제2 게이트 펄스가 공급되는 제I+1 게이트 라인(G5)에 접속된 게이트, 제J 데이터 라인(S1)에 접속된 드레인, 및 화소 전극(P12)에 접속된 소스를 포함한다.

B 서브 픽셀(B21)은 제I+2 게이트 라인(G6)을 통해 공급되는 제3 게이트 펄스에 응답하여 제J 데이터 라인(S1)을 통해 공급되는 B 데이터 전압을 제3 화소 전극(P13)에 공급하는 제3 TFT(T13)를 포함한다. 제3 TFT(T13)의 게이트는 제3 게이트 펄스가 공급되는 제I+2 게이트 라인(G6)에 접속된 게이트, 제J 데이터 라인(S1)에 접속된 드레인, 및 화소 전극(P13)에 접속된 소스를 포함한다.

G 서브 픽셀(G41)은 제I+3 게이트 라인(G7)을 통해 공급되는 제4 게이트 펄스에 응답하여 제J 데이터 라인(S1)을 통해 공급되는 G 데이터 전압을 제4 화소 전극(P14)에 공급하는 제4 TFT(T14)를 포함한다. 제4 TFT(T14)의 게이트는 제4 게이트 펄스가 공급되는 제I+3 게이트 라인(G7)에 접속된 게이트, 제J 데이터 라인(S1)에 접속된 드레인, 및 화소 전극(P14)에 접속된 소스를 포함한다.

소스 드라이브 IC는 2 수평 기간 주기로 데이터 전압의 극성을 반전시킨다. 픽셀 어레이는 수평 및 수직 방향(x, y)을 따라 1 도트 단위로 데이터 전압의 극성이 반전되는 픽셀들과, 2 도트 단위로 데이터 전압의 극성이 반전되는 픽셀들을 포함한다. 1 도트(dot)는 1 서브 픽셀을 의미한다. 따라서, 본 발명의 표시장치는 픽셀 어레이의 극성을 도트 인버젼 형태로 제어함으로써 동일 극성이 라인 또는 블록 형태로 집중할 때 보일 수 있는 휘도차와 플리커(flcker)를 방지할 수 있다. 소스 드라이브 IC의 출력 데이터 극성 반전 주기와 픽셀 어레이의 극성 반전 주기가 다른 이유는 도 3-4, 도 8-9와 같은 픽셀 어레이 구조로 인하여 게이트 펄스가 픽셀 어레이의 게이트 라인들에 비순차적으로 인가되기 때문이다.

게이트 구동부(104)는 타이밍 콘트롤러(20)의 제어 하에 게이트 라인들(G1~Gn)에 게이트 펄스를 순차적으로 공급한다. 게이트 구동부(104)로부터 출력된 게이트 펄스는 픽셀들에 충전될 정극성/부극성 비디오 데이터 전압에 동기된다. 게이트 구동부(104)는 IC 비용을 줄이기 위하여, 같은 제조 공정에서 픽셀 어레이와 함께 표시패널(100)의 하부 기판 상에 직접 형성될 수 있다. 표시패널(100)의 하부 기판 상에 직접 형성된 게이트 구동부(104)는 "GIP(Gate in panel) 회로로 알려져 있다.

게이트 구동부(104)의 출력 채널들과 픽셀 어레이의 게이트 라인들(G1~Gn)은 도 3 및 도 8과 같이 링크 배선들(31)을 통해 1:1로 연결된다. 게이트 구동부(104)의 출력 채널을 변경하지 않고, 픽셀 어레이에 게이트펄스를 비순차적으로 공급하기 위하여, 도 3 및 도 8과 같이 링크 배선들(31) 중 적어도 일부는 교차된다. 따라서, 게이트 구동부(104)는 제1 출력 채널부터 순차적으로 게이트 펄스를 출력하지만 픽셀 어레이의 게이트 라인들(14)에는 게이트 펄스가 비순차적으로 인가된다. 본 발명의 표시장치는 교차되는 링크 배선들(31)을 통해 게이트 구동부(104)와 픽셀 어레이의 게이트 라인들(G1~Gn)을 연결함으로써 게이트 구동부(14)를 변경하지 않고 게이트 펄스를 게이트 라인들(G1~Gn)에 비순차적으로 공급할 수 있다.

타이밍 콘트롤러(20)는 호스트 시스템(24)으로부터 수신된 입력 영상의 RGB 데이터를 RGBW 데이터로 변환하여 데이터 구동부(102)로 전송한다. 타이밍 콘트롤러(20)와 데이터 구동부(102)의 소스 드라이브 IC들 간의 데이터 전송을 위한 인터페이스는 mini LVDS(Low-voltage differential signaling) 인터페이스 또는 EPI(Embedded Panel Interface) 인터페이스를 적용할 수 있다. EPI 인터페이스는 본원 출원인에 의해 출원된 대한민국 특허출원 10-2008-0127458(2008-12-15), 미국 출원 12/543,996(2009-08-19), 대한민국 특허출원 10-2008-0127456(2008-12-15), 미국 출원 12/461,652(2009-08-19), 대한민국 특허출원 10-2008-0132466(2008-12-23), 미국 출원 12/537,341(2009-08-07) 등에서 제안된 인터페이스 기술로 적용될 수 있다.

타이밍 콘트롤러(20)는 호스트 시스템(24)으로부터 입력 영상 데이터와 동기되는 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(DCLK) 등을 포함한다. 타이밍 콘트롤러(20)는 입력 영상의 픽셀 데이터와 함께 수신되는 타이밍 신호들(Vsync, Hsync, DE, DCLK)을 바탕으로 데이터 구동부(102)와 게이트 구동부(104)의 동작 타이밍을 제어한다. 타이밍 콘트롤러(20)는 픽셀 어레이의 극성을 제어하기 위한 극성제어신호(POL)를 데이터 구동부(102)의 소스 드라이브 IC들 각각에 전송할 수 있다. Mini LVDS 인터페이스는 별도의 제어 배선을 통해 극성 제어 신호를 전송한다. EPI 인터페이스는 CDR(Clok and Data Recovery)을 위한 클럭 트레이닝 패턴(clock training pattern)과 RGBW 데이터 패킷 사이에 전송되는 콘트롤 데이터 패킷 내에 극성 제어 정보를 인코딩하여 소스 드라이브 IC들 각각에 전송하는 인터페이스 기술이다.

제J(J는 양의 정수)+1 내지 제J+4 데이터 라인들(S1~S4)에 공급되는 극성제어신호들은 도 5, 도 11, 도 31b, 도 32b와 같이 1 수평기간(1H) 만큼 위상이 지연된다. 이하에서, 제1 데이터 라인(S1)에 공급되는 데이터 전압의 극성을 제어하는 극성제어신호를 "제1 극성제어신호"라 하고, 제2 데이터 라인(S2)에 공급되는 데이터 전압의 극성을 제어하는 "제2 극성제어신호"라 한다. 제3 데이터 라인(S3)에 공급되는 데이터 전압의 극성을 제어하는 극성제어신호를 "제3 극성제어신호"라 하고, 제4 데이터 라인(S4)에 공급되는 데이터 전압의 극성을 제어하는 "제4 극성제어신호"라 한다. 제1 내지 제4 극성제어신호들은 2 수평 기간 주기로 반전된다. 제2 극성제어신호는 제1 극성제어신호에 비하여 1 수평 기간 만큼 위상이 지연된다. 제3 극성제어신호는 제2 극성제어신호에 비하여 1 수평 기간 만큼 위상이 지연되어 제1 극성제어신호의 역위상으로 발생된다. 제4 극성제어신호는 제3 극성제어신호에 비하여 1 수평 기간 만큼 위상이 지연되어 제2 극성제어신호의 역위상으로 발생된다.

타이밍 콘트롤러(20)는 화이트 게인 산출 알고리즘을 이용하여 입력 영상의 RGB 데이터를 RGBW 데이터로 변환할 수 있다. 화이트 게인 산출 알고리즘은 공지의 어떠한 것도 가능하다. 예컨대, 본원 출원인에 의해 기출원된 대한민국 특허 출원 제10-2005-0039728(2005. 05. 12), 대한민국 특허 출원 제10-2005-0052906(2005. 06. 20), 대한민국 특허 출원 제10-2005-0066429(2007. 07. 21), 대한민국 특허 출원 제10-2006-0011292(2006. 02. 06) 등에서 제안된 화이트 게인 산출 알고리즘들이 적용 가능하다.

감마 보정부(22)는 컬러별 픽셀들의 충전 특성의 차이를 보상하기 위하여 도 6 및 도 11과 같은 감마 보상 커브(Gammar compensation curve)를 저장한 룩업 테이블(Look-up table, LUT)을 이용하여 RGBW 데이터를 변조한다. 룩업 테이블은 입력 영상 데이터의 입력 계조를 입력 받아 그 입력 계조에 대응한 출력 계조값을 선택하여 입력 계조를 변조함으로써 데이터의 계조별 휘도를 조정한다. 도 6 및 도 12에서 x축은 출력 계조이고 y축은 휘도이다. 감마 보정부(22)는 타이밍 콘트롤러(20)로부터 RGB 데이터를 입력 받아 충전양이 낮은 컬러의 데이터 값을 높이는 반면, 충전양이 높은 컬러의 데이터 값을 낮춘다. 감마 보정부(22)는 타이밍 콘트롤러(20) 또는 호스트 시스템(24)에 내장될 수 있다.

호스트 시스템(24)은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나일 수 있다.

도 2 내지 도 4는 본 발명의 제1 실시예에 따른 픽셀 어레이 충전 순서를 보여 주는 도면들이다. 도 5는 소스 드라이브 IC의 출력 파형, 게이트 구동부의 출력 파형 및 픽셀의 충전양을 보여 주는 파형도이다.

도 2를 참조하면, 소스 드라이브 IC는 같은 극성을 갖는 4 컬러의 데이터 전압들을 W 데이터 전압, R 데이터 전압, B 데이터 전압 및 G 데이터 전압의 순서로 출력한다. 따라서, W 데이터 전압이 가장 먼저 W 서브 픽셀에 충전된 후, R 데이터, B 데이터 및 G 데이터 순서로 RGB 서브 픽셀들에 데이터 전압이 충전된다.

도 3 및 도 4에서, "L1~L6"는 표시패널(100)의 로 라인들(row line)을 나타낸다. "C1~C8"은 표시패널(100)의 컬럼 라인들(column line)을 나타낸다. "WXY"는 Y 번째 데이터 라인(S1~S4)에 연결된 X 번째 로 라인(L1~L6)의 W 서브 픽셀이다. "RXY"는 Y 번째 데이터 라인(S1~S4)에 연결된 X 번째 로 라인(L1~L6)의 R 서브 픽셀이다. "GXY"는 Y 번째 데이터 라인(S1~S4)에 연결된 X 번째 로 라인(L1~L6)의 G 서브 픽셀이다. "BXY"는 Y 번째 데이터 라인(S1~S4)에 연결된 X 번째 로 라인(L1~L6)의 B 서브 픽셀이다. 예를 들어, "W22"는 제2 데이터 라인(S2)에 연결된 제2 로 라인(L2)의 W 서브 픽셀이고, "R42"는 제2 데이터 라인(S2)에 연결된 제4 로 라인(L4)의 R 서브 픽셀이다.

도 5에서, "SIC"는 소스 드라이브 IC를 나타낸다. "S1(Odd Data)"는 제1 데이터 라인(S1)을 통해 출력되는 기수 번째 RGBW 데이터를 나타낸다. "S2(Even Data)"는 제2 데이터 라인(S2)을 통해 출력되는 우수 번째 RGBW 데이터를 나타낸다. POL은 타이밍 콘트롤러(20)에서 생성되어 그 논리값에 따라 데이터 전압의 극성을 정의하는 극성제어신호이다.

도 2 내지 도 5를 참조하면, 기수 번째 로 라인들(L1, L3, L5)에는 좌측으로부터 WRGB 순서로 서브 픽셀들이 배치된다. 우수 번째 로 라인들(L2, L4, L6)에는 좌측으로부터 GBWR 순서로 서브 픽셀들이 배치된다. 따라서, 제4i(i는 0과 양의 정수)+1 컬럼 라인(C1, C5)과 기수 번째 로 라인들(L1, L3, L5)이 교차되는 부분에 W 서브 픽셀들이 배치된다. 제4i+1 컬럼 라인(C1, C5)과 우수 번째 로 라인들(L2, L4, L6)이 교차되는 부분에 G 서브 픽셀들이 배치된다. 제4i+2 컬럼 라인(C2, C6)과 기수 번째 로 라인들(L1, L3, L5)이 교차되는 부분에 R 서브 픽셀들이 배치된다. 제4i+2 컬럼 라인(C2, C6)과 우수 번째 로 라인들(L2, L4, L6)이 교차되는 부분에 B 서브 픽셀들이 배치된다. 제4i+3 컬럼 라인(C3, C7)과 기수 번째 로 라인들(L1, L3, L5)이 교차되는 부분에 G 서브 픽셀들이 배치된다. 제4i+3 컬럼 라인(C3, C7)과 우수 번째 로 라인들(L2, L4, L6)이 교차되는 부분에 W 서브 픽셀들이 배치된다. 제4i+4 컬럼 라인(C4, C8)과 기수 번째 로 라인들(L1, L3, L5)이 교차되는 부분에 B 서브 픽셀들이 배치된다. 제4i+4 컬럼 라인(C4, C8)과 우수 번째 로 라인들(L2, L4, L6)이 교차되는 부분에 R 서브 픽셀들이 배치된다.

소스 드라이브 IC는 2 수평 기간(2H) 동안 동일 극성을 갖는 데이터 전압을 W 데이터, R 데이터, B 데이터 및 G 데이터 순서로 출력한다. 게이트 구동부(104)는 W 데이터 전압에 동기되는 게이트 펄스, R 데이터 전압에 동기되는 게이트 펄스, B 데이터 전압에 동기되는 게이트 펄스, G 데이터 전압에 동기되는 게이트 펄스를 순차적으로 출력한다. 교차되는 링크 배선들(31)의 구조로 인하여, 도 2 및 도 3과 같이 제1 로 라인(L1)의 W 서브 픽셀(W11), 제3 로 라인(L3)의 R 서브 픽셀(R31), 제2 로 라인(L2)의 B 서브 픽셀(B21), 그리고 제4 로 라인(L2)의 G 서브 픽셀(G41)의 순서로 동일 극성을 갖는 RGBW 데이터 전압이 RGBW 서브 픽셀들에 충전된다.

도 4 및 도 5와 같이, RGBW 데이터 전압이 같을 때 W 서브 픽셀은 약충전 충전 서브 픽셀이고, R 서브 픽셀은 W 서브 픽셀 보다 데이터 전압의 충전양이 많은 중충전 서브 픽셀이다. B 서브 픽셀과 G 서브 픽셀은 충전양이 서로 같으며 R 서브 픽셀 보다 충전양이 많은 강충전 서브 픽셀이다. R 서브 픽셀의 충전양과 B/G 서브 픽셀의 충전양 차이는 거의 없다. 동일 컬러의 서브 픽셀들에서 극성 분포를 보면, 본 발명은 도 4와 같이 수평 및 수직 방향에서 정극성(+)과 부극성(-)이 균형을 이루어 공통전압(Vcom)이 시프트(shift)되지 않으므로 수평 크로스토크(crosstalk)가 없고 라인들 간 휘도차가 없는 화질을 구현할 수 있다.

충전양이 작은 W 서브 픽셀들이 가깝게 위치하면 그 부분에서 휘도 차이가 인지될 수 있지만, 본 발명은 W 서브 픽셀들 간의 거리를 2 도트 이상으로 멀게 하여 W 서브 픽셀들로 인한 휘도 저하 문제를 방지할 수 있다. 따라서, 본 발명의 표시장치는 W 서브 픽셀을 픽셀마다 추가하여 소비 전력을 낮출 수 있음은 물론 RGB 서브 픽셀들에서 충전 특성과 극성 분포를 균일하게 함으로써 컬러 왜곡과 라인들간 휘도 차이가 없는 화질을 구현할 수 있다.

도 5에서, W 서브 픽셀들의 충전양에서 알 수 있듯이 이전 데이터 전압에 비하여 극성이 반전된 데이터 전압은 서브 픽셀의 충전양을 저하시킨다. 이로 인하여, 기수 번째 데이터 라인들(S1, S3)를 통해 픽셀들에 공급되는 데이터 전압들의 극성 반전 시점과, 우수 번째 데이터 라인들(S2, S4)를 통해 픽셀들에 공급되는 데이터 전압들의 극성 반전 시점이 같으면, 같은 로 라인 내의 모든 서브 픽셀들의 충전양이 낮아져 로 라인들 간에 휘도 차이가 보이게 된다. 소스 드라이브 IC는 타이밍 콘트롤러(20)의 제어 하에 기수 번째 데이터 라인들(S1, S3)에 공급되는 데이터 전압들의 극성 반전 시점과, 우수 번째 데이터 라인들(S2, S4)에 공급되는 데이터 전압들의 극성 반전 시점을 다르게 한다. 따라서, 본 발명은 표시장치에서 이웃한 컬럼 라인들 간에 극성 반전 시점을 다르게 하여 컬럼 라인들 간의 휘도 차이를 방지할 수 있다. 기수 번째 데이터 라인들(S1, S3)에 공급되는 데이터 전압들의 극성 반전 시점은 도 5와 같이 우수 번째 데이터 라인들(S2, S4)에 공급되는 데이터 전압들의 극성 반전 시점에 비하여 1 수평 기간(1H) 만큼 차이가 있을 수 있다.

동일 컬러의 서브 픽셀들 간에 충전양이 다르면 그 컬러의 감마 특성을 일괄 보상할 수 없다. 반면에, 본 발명은 동일 컬러의 서브 픽셀들의 충전양이 동일하기 때문에 컬러별로 감마 특성을 일괄 보상할 수 있다. 도 6과 같이 W 서브 픽셀들에 기입될 W 데이터의 감마 커브는 다른 컬러의 데이터에 비하여 더 높게 설정되어 W 서브 픽셀들의 낮은 충전양을 일괄 보상할 수 있다. R 서브 픽셀들에 기입될 R 데이터의 감마 커브는 W 데이터의 감마 커브 보다 낮고, B 및 G 데이터의 감마 커브들에 비하여 높다. B 및 G 서브 픽셀들의 충전양은 동일하기 때문에 B 및 G 데이터의 감마 커브는 같다.

도 5에서, 제2 게이트 펄스에 동기되는 "S"는 입력 영상의 데이터가 아니고 타이밍 콘트롤러(20) 내에서 생성되는 더미 데이터(Dummy data)이다. 더미 데이터(S)는 픽셀 어레이에 기입되지 않는 데이터이다. 더미 데이터(S)는 타이밍 콘트롤러(20)의 데이터 재정렬 과정에서 제3 라인 데이터의 출력 타이밍을 조정하기 위하여 제2 라인 데이터와 제3 라인 데이터 사이에 삽입된다. 제2 게이트 펄스도 픽셀 어레이의 게이트 라인에 공급되지 않는다.

도 2 내지 도 5와 같은 픽셀 어레이 충전 순서는 입력 영상의 데이터 입력 순서와 다르다. 이 때문에 타이밍 콘트롤러(20)는 입력 영상의 데이터 재정렬 과정에서 도 2 내지 도 5와 같은 픽셀 어레이 충전 순서에 맞게 입력 영상의 데이터를 라인 단위로 변경할 필요가 있다.

도 7은 도 2 내지 도 5와 같은 픽셀 어레이 충전 순서를 구현하기 위한 타이밍 콘트롤러(20)의 데이터 재정렬 과정을 보여 주는 도면이다.

도 7에서 도면 부호, 1~13은 라인 데이터의 번호이다. 타이밍 콘트롤러(20)는 제1 라인 데이터(1), 제2 라인 데이터(2). 제3 라인 데이터(3), 제4 라인 데이터(4), 제5 라인 데이터(5), 제6 라인 데이터(6), ... 제13 라인 데이터의 순서로 입력 영상을 수신한다. 이 라인 데이터들은 디지털 데이터이다. 제1 라인 데이터(1)는 도 4에서 W11, B12, W13, B14 등 제1 로 라인(L1)의 일부 서브 픽셀들에 공급될 RGBW 데이터들이다. 제2 라인 데이터(2)는 도 4에서 R11, G12, R13, G14 등 제1 로 라인(L1)에서 제1 라인 데이터(1)에 이어서 나머지 서브 픽셀들에 공급될 RGBW 데이터들이다. 제3 라인 데이터(3)는 도 4에서 G21, R22, G23, R24 등 제2 로 라인(L2)의 일부 서브 픽셀들에 공급될 RGBW 데이터들이다. 제4 라인 데이터(4)는 도 4에서 B21, W22, B23, W24 등 제2 로 라인(L2)에서 제3 라인 데이터(3)에 이어서 나머지 서브 픽셀들에 공급될 RGBW 데이터들이다. 제5 라인 데이터(5)는 도 4에서 W31, B32, W33, B34 등 제3 로 라인(L3)의 일부 서브 픽셀들에 공급될 RGBW 데이터들이다. 제6 라인 데이터(6)는 도 4에서 R31, G32, R33, G34 등 제3 로 라인(L3)에서 제5 라인 데이터(5)에 이어서 나머지 서브 픽셀들에 공급될 RGBW 데이터들이다.

타이밍 콘트롤러(20)는 라인 메모리들(M1~M4)을 이용하여 입력 영상의 데이터 순서를 변경한다. 도 7은 타이밍 콘트롤러(20)가 4 개의 라인 메모리들(M1~M4)을 사용하여 데이터를 재정렬하고 출력 순서를 변경한 예이다. 타이밍 콘트롤러(20)는 라인 메모리들(M1~M4)의 리드/라이트(read/write) 타이밍을 제어한다. 제1 라인 데이터(1)는 제2 라인 메모리(M2)에, 제2 라인 데이터(2)는 제3 라인 메모리(M3)에, 제3 라인 데이터(3)는 제4 라인 메모리(M4)에, 제4 라인 데이터(4)는 제1 라인 메모리(M1)에 각각 저장될 수 있다. 데이터의 출력 타이밍을 도 4의 픽셀 어레이 충전 순서에 맞게 변경하기 위하여, 제2 라인 데이터(2)가 제3 라인 메모리(M3)로부터 출력된 후, 타이밍 콘트롤러(20)의 레지스터(register)에 미리 저장된 1 라인 분량의 더미 데이터(S)가 출력된다. 제2 라인 데이터(2)는 제1 게이트 펄스에 동기된다. 더미 데이터(S)는 픽셀 어레이에 인가되지 않는 제2 게이트 펄스에 동기된다. 이어서, 제3 라인 데이터(3)가 제4 라인 메모리(M4)로부터 출력된 후, 제1 라인 데이터(1)가 제2 라인 메모리(M2)로부터 출력된다. 제3 라인 데이터(3)는 제3 게이트 펄스에 동기되고, 제1 라인 데이터(1)는 제4 게이트 펄스에 동기된다.

제2 라인 메모리(M2)는 제1 라인 데이터(1)를 출력하면서 제5 라인 데이터(5)를 저장하기 시작한다. 제3 라인 메모리(M3)는 제2 라인 데이터(2)를 출력하면서 제6 라인 데이터(6)를 저장하기 시작한다. 제4 라인 메모리(M4)는 제3 라인 데이터(3)를 출력하면서 제7 라인 데이터(7)를 저장하기 시작한다. 제1 라인 메모리(M1)는 제4 라인 데이터(4)를 출력하면서 제8 라인 데이터(8)를 저장하기 시작한다.

제6 라인 데이터(6)가 제3 라인 메모리(M3)로부터 출력된 후, 제4 라인 데이터(4)가 제1 라인 메모리(M1)로부터 출력된다. 제6 라인 데이터(6)는 제5 게이트 펄스에 동기된다. 제4 라인 데이터(4)는 제6 게이트 펄스에 동기된다. 이어서, 제7 라인 데이터(7)가 제4 라인 메모리(M4)로부터 출력된 후, 제5 라인 데이터(5)가 제2 라인 메모리(M2)로부터 출력된다. 제7 라인 데이터(7)는 제7 게이트 펄스에 동기되고, 제5 라인 데이터(5)는 제8 게이트 펄스에 동기된다.

도 8 내지 도 10은 본 발명의 제2 실시예에 따른 픽셀 어레이 충전 순서를 보여 주는 도면들이다. 도 11은 소스 드라이브 IC의 출력 파형, 게이트 구동부의 출력 파형 및 픽셀의 충전양을 보여 주는 파형도이다.

도 8 및 도 9를 참조하면, 소스 드라이브 IC로부터 동일 극성을 갖는 데이터 전압이 연속으로 출력되는 2 수평 기간(2H) 동안, W 서브 픽셀이 W 데이터 전압을 충전한 후, W 서브 픽셀을 제외한 다른 컬러의 서브 픽셀들은 B 서브 픽셀, R 서브 픽셀 및 G 서브 픽셀 순서로 데이터 전압을 충전한다.

W 서브 픽셀(W13)은 표시패널(100)의 제K+1 로 라인(L1)에 배치된다. B 서브 픽셀(B33)은 표시패널의 제K+3 로 라인(L3)에 배치되고, R 서브 픽셀(R23)은 표시패널(100)의 제K+2 로 라인(L2)에 배치된다. G 서브 픽셀(G43)은 표시패널(100)의 제K+4 로 라인(L4)에 배치된다.

W 서브 픽셀(W13)은 제I 게이트 라인(G4)을 통해 공급되는 제1 게이트 펄스에 응답하여 제J 데이터 라인(S3)을 통해 공급되는 W 데이터 전압을 제1 화소 전극(P21)에 공급하는 제1 TFT(T21)을 포함한다. 제1 TFT(T21)의 게이트는 제1 게이트 펄스가 공급되는 제I 게이트 라인(G4)에 접속된 게이트, 제J 데이터 라인(S3)에 접속된 드레인, 및 제1 화소 전극(P21)에 접속된 소스를 포함한다.

B 서브 픽셀(B33)은 제I+1 게이트 라인(G5)을 통해 공급되는 제2 게이트 펄스에 응답하여 제J 데이터 라인(S3)을 통해 공급되는 B 데이터 전압을 제2 화소 전극(P22)에 공급하는 제2 TFT(T22)를 포함한다. 제2 TFT(T22)의 게이트는 제2 게이트 펄스가 공급되는 제I+2 게이트 라인(G5)에 접속된 게이트, 제J 데이터 라인(S3)에 접속된 드레인, 및 제2 화소 전극(P23)에 접속된 소스를 포함한다.

R 적색 서브 픽셀(R23)은 제I+2 게이트 라인(G6)을 통해 공급되는 제3 게이트 펄스에 응답하여 제J 데이터 라인(S3)을 통해 공급되는 R 데이터 전압을 제3 화소 전극(P23)에 공급하는 제3 TFT(T23)를 포함한다. 제3 TFT(T23)의 게이트는 제3 게이트 펄스가 공급되는 제I+3 게이트 라인(G6)에 접속된 게이트, 제J 데이터 라인(S3)에 접속된 드레인, 및 제3 화소 전극(P23)에 접속된 소스를 포함한다.

G 서브 픽셀(G43)은 I+3 게이트 라인(G7)을 통해 공급되는 제4 게이트 펄스에 응답하여 제J 데이터 라인(S3)을 통해 공급되는 G 데이터 전압을 제4 화소 전극(P24)에 공급하는 제4 TFT(T24)를 포함한다. 제4 TFT(T24)의 게이트는 제4 게이트 펄스가 공급되는 제I+3 게이트 라인(G7)에 접속된 게이트, 제J 데이터 라인(S3)에 접속된 드레인, 및 제4 화소 전극(P24)에 접속된 소스를 포함한다.

도 9 및 도 10에서, "L1~L6"는 표시패널(100)의 로 라인들(row line)을 나타낸다. "C1~C8"은 표시패널(100)의 컬럼 라인들(column line)을 나타낸다. "WXY"는 Y 번째 데이터 라인(S1~S4)에 연결된 X 번째 로 라인(L1~L6)의 W 서브 픽셀이다. "RXY"는 Y 번째 데이터 라인(S1~S4)에 연결된 X 번째 로 라인(L1~L6)의 R 서브 픽셀이다. "GXY"는 Y 번째 데이터 라인(S1~S4)에 연결된 X 번째 로 라인(L1~L6)의 G 서브 픽셀이다. "BXY"는 Y 번째 데이터 라인(S1~S4)에 연결된 X 번째 로 라인(L1~L6)의 B 서브 픽셀이다.

도 11에서, "SIC"는 소스 드라이브 IC를 나타낸다. "S3(Odd Data)"는 제3 데이터 라인(S3)을 통해 출력되는 RGBW 데이터를 나타낸다. "S2(Even Data)"는 제2 데이터 라인(S2)을 통해 출력되는 RGBW 데이터를 나타낸다. POL은 타이밍 콘트롤러(20)에서 생성되어 그 논리값에 따라 데이터 전압의 극성을 정의하는 극성제어신호이다.

도 8 내지 도 11을 참조하면, 소스 드라이브 IC는 2 수평 기간(2H) 동안 동일 극성을 갖는 4 컬러의 데이터 전압들을 W 데이터 전압, B 데이터 전압, R 데이터 전압 및 G 데이터 전압의 순서로 출력한다. 따라서, W 데이터 전압이 가장 먼저 W 서브 픽셀에 충전된 후, B 데이터, R 데이터 및 G 데이터 순서로 RGB 서브 픽셀들에 데이터 전압이 충전된다.

게이트 구동부(104)는 W 데이터 전압에 동기되는 게이트 펄스, R 데이터 전압에 동기되는 게이트 펄스, B 데이터 전압에 동기되는 게이트 펄스, G 데이터 전압에 동기되는 게이트 펄스을 순차적으로 출력한다. 교차되는 링크 배선들(31)의 구조로 인하여, 제1 로 라인(L1)의 W 서브 픽셀(W13), 제3 로 라인(L3)의 B 서브 픽셀(B33), 제2 로 라인(L2)의 R 서브 픽셀(R23), 그리고 제4 로 라인(L2)의 G 서브 픽셀(G43)의 순서로 동일 극성을 갖는 RGBW 데이터 전압이 RGBW 서브 픽셀들에 충전된다.

기수 번째 로 라인들(L1, L3, L5)에는 좌측으로부터 WRGB 순서로 서브 픽셀들이 배치된다. 우수 번째 로 라인들(L2, L4, L6)에는 좌측으로부터 GBWR 순서로 서브 픽셀들이 배치된다. 따라서, 제4i+1 컬럼 라인(C1, C5)과 기수 번째 로 라인들(L1, L3, L5)이 교차되는 부분에 W 서브 픽셀들이 배치된다. 제4i+1 컬럼 라인(C1, C5)과 우수 번째 로 라인들(L2, L4, L6)이 교차되는 부분에 G 서브 픽셀들이 배치된다. 제4i+2 컬럼 라인(C2, C6)과 기수 번째 로 라인들(L1, L3, L5)이 교차되는 부분에 R 서브 픽셀들이 배치된다. 제4i+2 컬럼 라인(C2, C6)과 우수 번째 로 라인들(L2, L4, L6)이 교차되는 부분에 B 서브 픽셀들이 배치된다. 제4i+3 컬럼 라인(C3, C7)과 기수 번째 로 라인들(L1, L3, L5)이 교차되는 부분에 G 서브 픽셀들이 배치된다. 제4i+3 컬럼 라인(C3, C7)과 우수 번째 로 라인들(L2, L4, L6)이 교차되는 부분에 W 서브 픽셀들이 배치된다. 제4i+4 컬럼 라인(C4, C8)과 기수 번째 로 라인들(L1, L3, L5)이 교차되는 부분에 B 서브 픽셀들이 배치된다. 제4i+4 컬럼 라인(C4, C8)과 우수 번째 로 라인들(L2, L4, L6)이 교차되는 부분에 R 서브 픽셀들이 배치된다.

타이밍 콘트롤러(20)는 제1 수평 기간 동안 제2 라인 데이터와 더미 데이터(S)를 소스 드라이브 IC에 전송한다. 제2 라인 데이터는 G12, B13, G14, B15 등 제1 로 라인(L1)의 일부 픽셀들에 RGBW 데이터들이다. 소스 드라이브 IC는 제1 및 제2 게이트 펄스에 동기하여 제2 라인 데이터와 더미 데이터(S)의 데이터 전압을 데이터 라인들(S1~S5)로 출력한다. 더미 데이터(S)는 제2 게이트 펄스가 픽셀 어레이에 공급되지 않기 때문에 픽셀 어레이에 기입되지 않는다. 타이밍 콘트롤러(20)는 제2 수평 기간 동안 제1 및 제3 라인 데이터를 소스 드라이브 IC에 전송한다. 제3 라인 데이터는 G21, B22, G23, B24 등 제2 로 라인(L2)의 일부 서브 픽셀들에 공급될 RGBW 데이터들이다. 제1 라인 데이터는 W11, R12, W13, R14 등 제1 로 라인(L1)의 일부 서브 픽셀들에 공급될 RGBW 데이터들을 포함한다. 소스 드라이브 IC는 제3 게이트 펄스에 동기하여 제3 라인 데이터의 데이터 전압을 데이터 라인들(S1~S5)로 출력 한 후, 제4 게이트 펄스에 동기하여 제1 라인의 데이터 전압을 데이터 라인들(S1~S5)로 출력한다. 타이밍 콘트롤러(20)는 제3 수평 기간 동안 제4 및 제6 라인 데이터를 소스 드라이브 IC에 전송한다. 제6 라인 데이터는 G32, B33, G34, B35 등 제3 로 라인의 일부 서브 픽셀들에 공급될 RGBW 데이터들을 포함한다. 제4 라인 데이터는 W22, R23, W24, R25 등 제2 로 라인(L2)의 일부 서브 픽셀들에 공급될 RGBW 데이터들을 포함한다. 소스 드라이브 IC는 제5 게이트 펄스에 동기하여 제6 라인 데이터의 데이터 전압을 데이터 라인들(S1~S5)로 출력 한 후, 제6 게이트 펄스에 동기하여 제4 라인의 데이터 전압을 데이터 라인들(S1~S5)로 출력한다.

RGBW 데이터 전압이 같을 때 W 서브 픽셀은 이전 데이터 전압의 반대 극성으로 발생되는 데이터 전압을 충전하기 때문에 다른 컬러의 서브 픽셀들에 비하여 충전양이 가장 작다. 따라서, W 서브 픽셀은 약충전 충전 서브 픽셀이고, B 서브 픽셀은 W 서브 픽셀 보다 데이터 전압의 충전양이 많은 중충전 서브 픽셀이다. R 서브 픽셀과 G 서브 픽셀은 충전양이 서로 같으며 B 서브 픽셀 보다 충전양이 많은 강충전 서브 픽셀이다. B 서브 픽셀의 충전양과 R/G 서브 픽셀의 충전양 차이는 거의 없다. 동일 컬러의 서브 픽셀들에서 극성 분포를 보면, 본 발명은 도 10과 같이 수평 및 수직 방향에서 정극성(+)과 부극성(-)이 균형을 이루어 공통전압(Vcom)이 시프트(shift)되지 않으므로 라인들 간 휘도차를 방지할 수 있다. 충전양이 작은 W 서브 픽셀들이 가깝게 위치하면 그 부분에서 휘도 차이가 인지될 수 있지만, 본 발명은 W 서브 픽셀들 간의 거리를 2 도트 이상으로 멀게 하여 W 서브 픽셀들로 인한 휘도 저하 문제를 방지할 수 있다. 따라서, 본 발명의 표시장치는 W 서브 픽셀을 픽셀마다 추가하여 소비 전력을 낮출 수 있음은 물론 RGB 서브 픽셀들에서 충전 특성과 극성 분포를 균일하게 함으로써 컬러 왜곡과 라인들간 휘도 차이가 없는 화질을 구현할 수 있다.

W 서브 픽셀은 W 데이터 전압이 이전 데이터 전압에 비하여 극성이 반전된 데이터 전압으로 발생되기 때문에 데이터 전압의 충전양이 작다. 이로 인하여, 기수 번째 데이터 라인들(S1, S3)를 통해 픽셀들에 공급되는 데이터 전압들의 극성 반전 시점과, 우수 번째 데이터 라인들(S2, S4)를 통해 픽셀들에 공급되는 데이터 전압들의 극성 반전 시점이 같으면, 같은 로 라인 내의 모든 서브 픽셀들의 충전양이 낮아져 로 라인들 간에 휘도 차이가 보이게 된다. 소스 드라이브 IC는 타이밍 콘트롤러(20)의 제어 하에 기수 번째 데이터 라인들(S1, S3)에 공급되는 데이터 전압들의 극성 반전 시점과, 우수 번째 데이터 라인들(S2, S4)에 공급되는 데이터 전압들의 극성 반전 시점을 다르게 한다. 따라서, 본 발명은 표시장치에서 이웃한 컬럼 라인들 간에 극성 반전 시점을 다르게 하여 컬럼 라인들 간의 휘도 차이를 방지할 수 있다. 기수 번째 데이터 라인들(S1, S3)에 공급되는 데이터 전압들의 극성 반전 시점은 우수 번째 데이터 라인들(S2, S4)에 공급되는 데이터 전압들의 극성 반전 시점에 비하여 1 수평 기간(1H) 만큼 차이가 있을 수 있다.

동일 컬러의 서브 픽셀들 간에 충전양이 다르면 그 컬러의 감마 특성을 일괄 보상할 수 없다. 반면에, 본 발명은 동일 컬러의 서브 픽셀들의 충전양이 동일하기 때문에 컬러별로 감마 특성을 일괄 보상할 수 있다. 도 12와 같이 W 서브 픽셀들에 기입될 W 데이터의 감마 커브는 다른 컬러의 데이터에 비하여 더 높게 설정되어 W 서브 픽셀들의 낮은 충전양을 일괄 보상할 수 있다. B 서브 픽셀들에 기입될 B 데이터의 감마 커브는 W 데이터의 감마 커브 보다 낮고, R 및 G 데이터의 감마 커브들에 비하여 높다. B 및 G 서브 픽셀들의 충전양은 동일하기 때문에 B 및 G 데이터의 감마 커브는 같다.

도 8 내지 도 11과 같은 픽셀 어레이 충전 순서는 입력 영상의 데이터 입력 순서와 다르다. 이 때문에 타이밍 콘트롤러(20)는 입력 영상의 데이터 재정렬 과정에서 픽셀 어레이 충전 순서에 맞게 입력 영상의 데이터를 라인 단위로 변경할 필요가 있다. 타이밍 콘트롤러(20)의 데이터 재정렬 방법은 도 7과 실질적으로 동일하므로 그에 대한 상세한 설명을 생략한다.

도 13a 내지 도 13d는 본 발명의 실시예에 따른 표시장치의 픽셀 어레이에 적색, 녹색, 청색 및 백색을 표시한 예를 보여 주는 도면들이다. 도 13a 내지 도 13d의 픽셀 어레이는 도 9의 픽셀 어레이에서 좌측으로 1 도트 만큼 컬러 필터들이 시프트된 것을 제외하면 도 9의 픽셀 어레이와 실질적으로 동일하다.

도 13a와 같이 픽셀 어레이에 적색을 표시하는 경우에, 적색 데이터의 계조 값은 255이고 나머지 계조는 블랙 계조 0(zero)이다. 적색 서브 픽셀들의 극성은 수평 및 수직 방향(x, y)으로 정극성과 부극성이 교대로 배치되어 극성이 어느 한 극성으로 치우치지 않고 균형을 이룬다. 적색 서브 픽셀들 모두는 블랙 계조 데이터 전압으로부터 충전되는 데이터 전압을 충전하기 때문에 충전양이 작다.

도 13b와 같이 픽셀 어레이에 청색을 표시하는 경우에, 청색 데이터의 계조 값은 255이고 나머지 계조는 블랙 계조 0(zero)이다. 청색 서브 픽셀들의 극성은 수평 및 수직 방향(x, y)으로 정극성과 부극성이 교대로 배치되어 극성이 어느 한 극성으로 치우치지 않고 균형을 이룬다. 청색 서브 픽셀들 모두는 블랙 계조 데이터 전압으로부터 충전되는 데이터 전압을 충전하기 때문에 충전양이 작다.

도 13c와 같이 픽셀 어레이에 녹색을 표시하는 경우에, 녹색 데이터의 계조 값은 255이고 나머지 계조는 블랙 계조 0(zero)이다. 녹색 서브 픽셀들의 극성은 수평 및 수직 방향(x, y)으로 정극성과 부극성이 교대로 배치되어 극성이 어느 한 극성으로 치우치지 않고 균형을 이룬다. 녹색 서브 픽셀들 모두는 블랙 계조 데이터 전압으로부터 충전되는 데이터 전압을 충전하기 때문에 충전양이 작다.

도 13d와 같이 픽셀 어레이에 백색을 표시하는 경우에, RGBW 데이터 각각의 계조 값이 모두 255이다. 이 경우에, 같은 극성의 데이터 전압의 충전 순서에 따라 W 데이터 전압에 이어서 다른 컬러의 데이터 전압이 서브 픽셀들에 충전되기 때문에 모든 W 서브 픽셀의 충전양이 다른 컬러의 서브 픽셀들 보다 낮다.

도 13a 내지 도 13d에서 명백히 알 수 있는 바와 같이, 본 발명의 표시장치는 픽셀 어레이의 각 컬러별 극성이 균형을 이루기 때문에 공통전압(Vcom)이 시프트되지 않으므로 수평 크로스토크(crosstalk)가 없고 라인들 간의 휘도차를 방지할 수 있다.

도 14a 내지 도 14c는 본 발명의 실시예에 따른 표시장치의 픽셀 어레이에 청록색(Cyan), 자홍색(Magenta), 황색(Yellow) 등의 혼색을 표시한 예를 보여 주는 도면들이다.

도 14a와 같이, 픽셀 어레이에 청록색(Cyan)을 표시하는 경우에, 녹색(G) 및 청색(B) 데이터의 계조 값은 255이고 나머지 계조는 블랙 계조 0(zero)이다. 녹색 및 청색 서브 픽셀들의 극성은 수평 및 수직 방향(x, y)으로 정극성과 부극성이 교대로 배치되어 극성이 어느 한 극성으로 치우치지 않고 균형을 이룬다.

도 14b와 같이, 픽셀 어레이에 자홍색(Magenta)을 표시하는 경우에, 적색(R) 및 청색(B) 데이터의 계조 값은 255이고 나머지 계조는 블랙 계조 0(zero)이다. 적색 및 청색 서브 픽셀들의 극성은 수평 및 수직 방향(x, y)으로 정극성과 부극성이 교대로 배치되어 극성이 어느 한 극성으로 치우치지 않고 균형을 이룬다.

도 14c와 같이, 픽셀 어레이에 황색(Yellow)을 표시하는 경우에, 적색(R) 및 녹색(G) 데이터의 계조 값은 255이고 나머지 계조는 블랙 계조 0(zero)이다. 적색 및 녹색 서브 픽셀들의 극성은 수평 및 수직 방향(x, y)으로 정극성과 부극성이 교대로 배치되어 극성이 어느 한 극성으로 치우치지 않고 균형을 이룬다.

본 발명의 픽셀 어레이 구조는 컬러 필터 배치를 변경하여 도 15 내지 도 17과 같이 W 서브 픽셀이 없는 RGB 타입의 컬러 표시장치에 적용될 수 있다.

도 15는 본 발명의 픽셀 어레이 구조를 W 서브 픽셀이 없는 RGB 타입의 컬러 표시장치에 적용한 예를 보여 주는 도면이다. 도 15의 픽셀 어레이 구조는 컬러 필터 배치만 다를 뿐 도 13 및 도 14의 그것과 동일하다.

도 16a 내지 도 16c는 도 15에 도시된 RGB 타입의 컬러 표시장치에 단색을 표시한 예를 보여 주는 도면들이다. 도 17a 내지 도 17c는 RGB 타입의 컬러 표시장치에 혼색을 표시한 예를 보여 주는 도면들이다. 도 16a 내지 도 17c에서 알 수 있는 바와 같이, 본 발명의 픽셀 어레이 구조를 RGB 타입의 표시장치에 적용하면 각 컬러별 극성이 균형을 이루어 수평 크로스토크 문제가 없다.

입력 영상에서 화이트 계조와 블랙 계조가 규칙적으로 반복되는 문제 패턴이 입력되면, 픽셀 어레이의 극성이 어느 한 쪽으로 치우쳐 극성이 불균형하게 될 수 있다. 이 경우 픽셀들과 커플링(Coupling)된 공통전극의 전압 즉, 공통전압(Vcom)이 우세 극성 방향으로 시프트되어 수평 크로스토크가 보일 수 있다. 이러한 화질 불량 문제를 해결하기 위하여 문제 패턴의 형태를 타이밍 콘트롤러에 미리 저장하고 입력 영상에서 문제 패턴의 데이터가 입력될 때 데이터 전압의 극성 반전 주기를 변경하거나 공통전압(Vcom)을 적응적으로 조정하는 방법이 제안된 바 있다. 이러한 화질 개선 방법은 본원 출원인에 의해 출원된 대한민국 특허 출원 10-2008-0032638(2008.04.08.), 대한민국 특허 출원 10-2008-0134147(2008.12.26.), 대한민국 특허 출원 10-2008-0134694(2008.12.26.), 대한민국 특허 출원 10-2009-0075382(2009.08.14.), 대한민국 특허 출원 10-2009-0088245(2009.09.17.), 대한민국 특허 출원 10-2010-0079684(2010.08.18.), 미합중국 특허 출원 12/248,454(2008.10.09.), 미합중국 특허 출원 12/588,404(2009.10.14.), 미합중국 특허 출원 12/556,680(2009.09.10.), 미합중국 특허 출원 12/830,971(2010.07.06.) 등에서 개시되어 있다.

위와 같은 화질 개선 방법은 타이밍 콘트롤러에 문제 패턴들을 미리 저장하고, 저장된 문제 패턴들과 입력 영상을 비교하는 로직을 타이밍 콘트롤러에 내장하여야 한다. 또한, 이 방법은 다양한 형태의 문제 패턴들이 한 화면에 동시에 표시되는 경우에 일부 문제 패턴에서 화질 불량 수준을 개선하기가 어렵다.

본 발명의 표시장치는 도 18 및 도 19와 같이 픽셀 어레이를 다수의 블록으로 가상 분할하고 구조 변경 없이 이웃한 블록들 간의 극성을 서로 반전시키는 방법으로 문제 패턴들이 픽셀 어레이에 표시될 때 극성의 균형을 맞춘다. 이 방법은 타이밍 콘트롤러 내에 입력 영상과 미리 저장된 문제 패턴을 비교하는 로직을 추가할 필요가 없다.

도 18은 RGBW 타입의 표시장치에서 픽셀 어레이가 다수의 블록들로 분할되고 이웃한 블록들 간의 극성 분포가 서로 상반된 예를 보여 주는 도면이다. 도 19는 RGB 타입의 표시장치에서 픽셀 어레이가 다수의 블록들로 분할되고 이웃한 블록들 간의 극성 분포가 서로 상반된 예를 보여 주는 도면이다. 이 픽셀 어레이의 구조는 도 13a 내지 도 17b에 도시된 그 것과 실질적으로 동일하다.

도 18a 내지 도 19b를 참조하면, 픽셀 어레이는 2의 배수 개의 블록들(BL1, BL2)로 분할된다. 블록들(BL1, BL2)은 물리적으로 분할되는 것이 아니라 픽셀들의 극성 패턴이 상반된 영역 구분을 의미한다는 것에 주의하여야 한다.

도 18a 내지 도 19b의 예에서, 픽셀 어레이는 2 개의 블록들(BL1, BL2)로 분할된 예를 보여 주고 있으나 이에 한정되지 않는다. 블록들(BL1, BL2) 각각은 4 이상의 로 라인들과 4 이상의 컬럼 라인들을 포함한다.

제2 블록(BL2)의 극성 패턴은 제1 블록(BL1)의 그것과 상반된다. 이를 위하여, 타이밍 콘트롤러(20)는 극성제어신호(POL)를 이용하여 제1 블록(BL1)의 극성과 제2 블록(BL2)의 극성을 서로 상반되게 제어한다.

제1 블록(BL1)이 로 라인들(L1~L6) 각각에서 도 18a 내지 도 19b와 같이 12 개의 서브 픽셀들이 배열될 수 있다. 이 경우, 제1 블록(BL1)의 제4K+1 및 제4K+4 로 라인(L1, L4, L5)의 수평 극성 패턴은 최좌측의 제1 서브 픽셀부터 최우측의 제12 서브 픽셀까지의 순서로 볼 때 "- + + - + - - + - + + -"일 수 있다. 제1 블록(BL1)의 제4K+2 및 제4K+3 로 라인(L2, L3)의 수평 극성 패턴은 최좌측의 제1 서브 픽셀부터 최우측의 제12 서브 픽셀까지의 순서로 볼 때 "+ - + - - + - + + - + -"일 수 있다.

제2 블록(BL2)의 극성 분포는 수평 및 수직 방향(또는 로 라인 방향 및 컬럼 라인 방향)에서 제1 블록(BL1)과 상반된다. 예를 들어, 제2 블록(BL2)이 로 라인들(L1~L6) 각각에서 도 18a 내지 도 19b와 같이 12 개의 서브 픽셀들이 배열될 수 있다. 이 경우, 제2 블록(BL2)의 제4K+1 및 제4K+4 로 라인(L1, L4, L5)의 수평 극성 패턴은 최좌측의 제1 서브 픽셀부터 최우측의 제12 서브 픽셀까지의 순서로 볼 때 "+ - - + - + + - + - - +"일 수 있다. 제2 블록(BL2)의 제4K+2 및 제4K+3 로 라인(L2, L3)의 수평 극성 패턴은 최좌측의 제1 서브 픽셀부터 최우측의 제12 서브 픽셀까지의 순서로 볼 때 "- + - + + - + - - + - +"일 수 있다.

본 발명은 픽셀 어레이에서 이웃하게 배치된 제1 및 제2 블록(BL1, BL2)의 극성 분포를 상반되게 제어함으로써 제1 블록(BL1)에서 극성 쏠림이 발생되면 제2 블록(BL2)에서 반대 극성 쏠림이 발생되게 한다. 따라서, 제2 블록(BL2)의 극성 쏠림은 제1 블록(BL1)의 극성 쏠림을 상쇄한다. 극성 쏠림은 표시패널의 로 라인 방향에서 정극성 데이터 전압과 부극성 데이터 전압이 균형을 이루지 못하고 어느 한 극성의 데이터 전압이 더 우세하여 공통 전압(Vcom)의 시프트(shift)를 유발하는 현상이다. 극성 쏠림은 문제 패턴에서 화이트 계조의 개수를 카운트하는 방법으로 측정될 수 있다. 본 발명은 제1 및 제2 블록(BL1, BL2)의 극성 쏠림들이 서로 상쇄되게 함으로써 픽셀 어레이의 극성 균형을 실현하여 어떠한 형태의 문제 패턴이 픽셀 어레이에 표시되더라도 또한, 여러 형태의 문제 패턴들이 픽셀 어레이 내에 동시에 표시되더라도 공통 전압(Vcom)의 시프트가 없으므로 수평 크로스토크와 라인 간 휘도차를 방지할 수 있다.

도 20 내지 도 27은 문제 패턴의 두 가지 형태를 예시하여 제1 및 제2 블록들(BL1, BL2)의 극성 상쇄 효과를 보여 주는 도면들이다.

셧 다운 패턴(Shut down pattern)은 매 라인 데이터에서 화이트 계조의 기수 번째 픽셀 데이터와, 블랙 계조의 우수 번째 픽셀 데이터가 교번되는 문제 패턴의 일 예이다.

도 20 내지 도 23은 셧 다운 패턴이 RGB 타입의 픽셀 어레이에 표시된 예이다. RGB 타입의 픽셀은 W 서브 픽셀 없이 RGB 서브 픽셀들을 포함한다. 화이트 계조의 픽셀에서, RGB 서브 픽셀들 각각의 계조는 255이다. 블랙 계조의 픽셀에서, RGB 서브 픽셀들 각각의 계조는 0(zero)이다. 노말리 블랙 모드(Normally black mode)에서 블랙 계조의 데이터 전압은 공통 전압(Vcom)과 같거나 유사하고, 화이트 계조의 데이터 전압은 공통 전압(Vcom)과의 전압차가 가장 크다. 따라서, 셧 다운 패턴에서 화이트 계조의 데이터 전압을 계수(count)하여 블록들(BL1, BL2) 각각에서 극성 쏠림을 측정하면, 도 20 내지 도 23과 같이 제1 블록(BL1)에서 어느 한 극성의 우세 극성을 갖는 극성 쏠림이 발생하면 제2 블록(BL2)에서 반대 극성의 우세 극성을 갖는 극성 쏠림이 발생한다. 그 결과, 제1 블록(BL1)과 제2 블록(BL2)의 우세 극성들이 서로 반대 극성이기 때문에 그 우세 극성들을 합하면 극성 쏠림의 합이 0(zero)가 된다.

스미어 패턴(Smear pattern)은 매 라인 데이터에서 화이트 계조를 갖는 제4J+1 및 제4J+2 픽셀 데이터와, 블랙 계조를 갖는 제4J+2 및 제4J+3 픽셀 데이터가 교번되는 문제 패턴이다.

도 24 내지 도 27은 스미어 패턴이 RGB 타입의 픽셀 어레이에 표시된 예이다. RGB 타입의 픽셀은 W 서브 픽셀 없이 RGB 서브 픽셀들을 포함한다. 화이트 계조의 픽셀에서, RGB 서브 픽셀들 각각의 계조는 255이다. 블랙 계조의 픽셀에서, RGB 서브 픽셀들 각각의 계조는 0(zero)이다. 노말리 블랙 모드(Normally black mode)에서 블랙 계조의 데이터 전압은 공통 전압(Vcom)과 같거나 유사하고, 화이트 계조의 데이터 전압은 공통 전압(Vcom)과의 전압차가 가장 크다. 따라서, 스미어 패턴에서 화이트 계조의 데이터 전압을 계수하여 블록들(BL1, BL2) 각각에서 극성 쏠림을 측정하면, 도 24 내지 도 27과 같이 제1 블록(BL1)에서 어느 한 극성의 우세 극성을 갖는 극성 쏠림이 발생하면 제2 블록(BL2)에서 반대 극성의 우세 극성을 갖는 극성 쏠림이 발생한다. 그 결과, 제1 블록(BL1)과 제2 블록(BL2)의 우세 극성들이 서로 반대 극성이기 때문에 그 우세 극성들을 합하면 극성 쏠림의 합이 0(zero)가 된다.

도 28은 본 발명의 제3 실시예에 따른 픽셀 어레이 충전 순서를 보여 주는 도면이다. 이 실시예는 게이트 펄스가 제1 게이트 라인(G1)부터 제n 게이트 라인까지 순차적으로 인가되기 때문에 게이트 구동부(104)의 출력 채널들과 픽셀 어레이의 게이트 라인들(G1~Gn) 사이에서 교차되는 부분이 없다. 따라서, 교차되는 링크 배선들이 필요 없고 도 7과 같은 데이터 재정렬 과정이나 더미 데이터(S)를 생성할 필요가 없다.

도 28을 참조하면, 소스 드라이브 IC는 같은 극성을 갖는 4 컬러의 데이터 전압들을 W 데이터 전압, B 데이터 전압, G 데이터 전압 및 R 데이터 전압의 순서로 출력한다. 따라서, 하나의 데이터 라인을 공유하여 같은 극성을 갖는 4 컬러의 데이터 전압을 충전하는 RGBW 서브 픽셀들 중에서 W 서브 픽셀이 가장 먼저 W 데이터 전압을 충전한 후에 B 서브 픽셀이 B 데이터 전압을 충전한다. 이어서, G 서브 픽셀이 G 데이터 전압을 충전한 다음, 마지막으로 R 서브 픽셀이 R 데이터 전압을 충전한다. 이 실시예는 B 데이터 보다 휘도에 더 많은 영향을 주는 R 데이터를 4 번째 충전 순서에 배치하여 R 서브 픽셀의 충전양을 더 높임으로써 픽셀의 휘도를 더 높일 수 있다.

하나의 데이터 라인(S1)을 공유하고 동일 극성의 데이터 전압을 순차적으로 충전하는 RGBW 서브 픽셀의 연결 관계를 살펴 보면 아래와 같다. W 서브 픽셀(W31)은 표시패널(100)의 제K(K는 0과 양의 정수)+1 로 라인(L1)에서 제J(J는 양의 정수) 데이터 라인(S1)의 좌측에 배치된다. B 서브 픽셀(B32)은 표시패널(100)의 제K+2 로 라인(L2)에서 제J 데이터 라인(S1)의 우측에 배치된다. G 서브 픽셀(G33)은 제J 데이터 라인(S1)을 사이에 두고 수평 방향(x)으로 B 서브 픽셀(B32)에 이웃한다. G 서브 픽셀(G33)은 표시패널(100)의 제K+2 로 라인(L2)에서 제J 데이터 라인(S1)의 좌측에 배치된다. R 서브 픽셀은 표시패널(100)의 제K+3 로 라인(L3)에서 제J 데이터 라인(S1)의 우측에 배치된다. 4 컬러의 데이터 전압은 지그재그 형태의 화살표를 따라 RGBW 서브 픽셀들에 충전된다.

W 서브 픽셀(W31)은 제I 게이트 라인(G2)을 통해 공급되는 제1 게이트 펄스에 응답하여 제J 데이터 라인(S1)을 통해 공급되는 W 데이터 전압을 제1 화소 전극(P31)에 공급하는 제1 TFT(T31)를 포함한다. 제1 TFT(T31)의 게이트는 제1 게이트 펄스가 공급되는 제I 게이트 라인(G2)에 접속된 게이트, 제J 데이터 라인(S1)에 접속된 드레인, 및 화소 전극(P31)에 접속된 소스를 포함한다. W 서브 픽셀은 같은 극성을 같는 4 컬러의 데이터 전압을 충전하는 RGBW 서브 픽셀들 중에서 가장 먼저 데이터 전압을 충전하기 때문에 다른 컬러의 서브 픽셀들에 비하여 충전양이 작다.

B 서브 픽셀(B32)은 W 서브 픽셀(W31)에 이어서 B 데이터 전압을 충전한다. B 서브 픽셀(B32)은 제I+1 게이트 라인(G3)을 통해 공급되는 제2 게이트 펄스에 응답하여 제J 데이터 라인(S1)을 통해 공급되는 R 데이터 전압을 R 서브 픽셀 내의 제2 화소 전극(P32)에 공급하는 제2 TFT(T32)를 포함한다. 제2 TFT(T32)의 게이트는 제2 게이트 펄스가 공급되는 제I+1 게이트 라인(G3)에 접속된 게이트, 제J 데이터 라인(S1)에 접속된 드레인, 및 화소 전극(P32)에 접속된 소스를 포함한다.

G 서브 픽셀(G33)은 B 서브 픽셀(B32)에 이어서 G 데이터 전압을 충전한다. G 서브 픽셀(G33)은 제I+2 게이트 라인(G4)을 통해 공급되는 제3 게이트 펄스에 응답하여 제J 데이터 라인(S1)을 통해 공급되는 G 데이터 전압을 제3 화소 전극(P33)에 공급하는 제3 TFT(T33)를 포함한다. 제3 TFT(T33)의 게이트는 제3 게이트 펄스가 공급되는 제I+2 게이트 라인(G4)에 접속된 게이트, 제J 데이터 라인(S1)에 접속된 드레인, 및 화소 전극(P33)에 접속된 소스를 포함한다.

R 서브 픽셀(R34)은 G 서브 픽셀(G33)에 이어서 R 데이터 전압을 충전한다. R 서브 픽셀(R34)은 제I+3 게이트 라인(G5)을 통해 공급되는 제4 게이트 펄스에 응답하여 제J 데이터 라인(S1)을 통해 공급되는 R 데이터 전압을 제4 화소 전극(P34)에 공급하는 제4 TFT(T34)를 포함한다. 제4 TFT(T34)의 게이트는 제4 게이트 펄스가 공급되는 제I+3 게이트 라인(G5)에 접속된 게이트, 제J 데이터 라인(S1)에 접속된 드레인, 및 화소 전극(P34)에 접속된 소스를 포함한다.

소스 드라이브 IC는 2 수평 기간 주기로 4 컬러 데이터 전압의 극성을 반전시킨다. 픽셀 어레이는 수평 및 수직 방향(x, y)을 따라 1 도트 단위로 데이터 전압의 극성이 반전되는 픽셀들과, 2 도트 단위로 데이터 전압의 극성이 반전되는 픽셀들을 포함한다.

게이트 구동부(104)는 타이밍 콘트롤러(20)의 제어 하에 게이트 라인들(G1~Gn)에 게이트 펄스를 순차적으로 공급한다. 게이트 구동부(104)로부터 출력된 게이트 펄스는 픽셀들에 충전될 정극성/부극성 비디오 데이터 전압에 동기된다. 게이트 구동부(104)는 IC 비용을 줄이기 위하여, GIP 회로로 구현될 수 있다.

게이트 구동부(104)의 출력 채널들은 교차되는 부분 없이 게이트 라인들(G1~Gn)에 연결된다. 게이트 구동부(14)는 데이터 전압에 동기되는 게이트 펄스를 게이트 라인들(G1)에 순차적으로 공급한다. 게이트 펄스는 제1 게이트 라인(G1) 부터 인가되기 시작하여 순차적으로 게이트 라인들(G1~Gn)에 인가된다.

타이밍 콘트롤러(20)는 호스트 시스템(24)으로부터 입력 영상 데이터와 동기되는 타이밍 신호들을 바탕으로 데이터 구동부(102)와 게이트 구동부(104)의 동작 타이밍을 제어한다. 타이밍 콘트롤러(20)는 픽셀 어레이의 극성을 제어하기 위한 극성제어신호(POL)를 데이터 구동부(102)의 소스 드라이브 IC들 각각에 전송할 수 있다. 타이밍 콘트롤러(20)는 화이트 게인 산출 알고리즘을 이용하여 입력 영상의 RGB 데이터를 RGBW 데이터로 변환할 수 있다.

도 29는 본 발명의 제4 실시예에 따른 픽셀 어레이 충전 순서를 보여 주는 도면들이다. 이 실시예는 게이트 펄스가 제1 게이트 라인(G1)부터 제n 게이트 라인까지 순차적으로 인가되기 때문에 게이트 구동부(104)의 출력 채널들과 픽셀 어레이의 게이트 라인들(G1~Gn) 사이에서 교차되는 부분이 없다. 따라서, 교차되는 링크 배선들이 필요 없고 도 7과 같은 데이터 재정렬 과정이나 더미 데이터(S)를 생성할 필요가 없다.

도 29를 참조하면, 소스 드라이브 IC는 같은 극성을 갖는 4 컬러의 데이터 전압들을 W 데이터 전압, B 데이터 전압, G 데이터 전압 및 R 데이터 전압의 순서로 출력한다. 따라서, 하나의 데이터 라인을 공유하여 같은 극성을 갖는 4 컬러의 데이터 전압을 충전하는 RGBW 서브 픽셀들 중에서 W 서브 픽셀이 가장 먼저 W 데이터 전압을 충전한 후에 B 서브 픽셀이 B 데이터 전압을 충전한다. 이어서, G 서브 픽셀이 G 데이터 전압을 충전한 다음, 마지막으로 R 서브 픽셀이 R 데이터 전압을 충전한다. 이 실시예는 B 데이터 보다 휘도에 더 많은 영향을 주는 R 데이터를 4 번째 충전 순서에 배치하여 R 서브 픽셀의 충전양을 더 높임으로써 픽셀의 휘도를 더 높일 수 있다.

하나의 데이터 라인(S1)을 공유하고 동일 극성의 데이터 전압을 순차적으로 충전하는 RGBW 서브 픽셀의 연결 관계를 살펴 보면 아래와 같다. W 서브 픽셀(W41)은 표시패널(100)의 제K(K는 0과 양의 정수)+1 로 라인(L1)에서 제J(J는 양의 정수) 데이터 라인(S1)의 우측에 배치된다. B 서브 픽셀(B32)은 표시패널(100)의 제K+2 로 라인(L2)에서 제J 데이터 라인(S1)의 좌측에 배치된다. G 서브 픽셀(G33)은 제J 데이터 라인(S1)을 사이에 두고 수평 방향(x)으로 B 서브 픽셀(B32)에 이웃한다. G 서브 픽셀(G33)은 표시패널(100)의 제K+2 로 라인(L2)에서 제J 데이터 라인(S1)의 우측에 배치된다. R 서브 픽셀은 표시패널(100)의 제K+3 로 라인(L3)에서 제J 데이터 라인(S1)의 좌측에 배치된다. 4 컬러의 데이터 전압은 지그재그 형태의 화살표를 따라 RGBW 서브 픽셀들에 충전된다.

W 서브 픽셀(W41)은 제I 게이트 라인(G2)을 통해 공급되는 제1 게이트 펄스에 응답하여 제J 데이터 라인(S1)을 통해 공급되는 W 데이터 전압을 제1 화소 전극(P41)에 공급하는 제1 TFT(T41)를 포함한다. 제1 TFT(T41)의 게이트는 제1 게이트 펄스가 공급되는 제I 게이트 라인(G2)에 접속된 게이트, 제J 데이터 라인(S1)에 접속된 드레인, 및 화소 전극(P41)에 접속된 소스를 포함한다. W 서브 픽셀은 같은 극성을 같는 4 컬러의 데이터 전압을 충전하는 RGBW 서브 픽셀들 중에서 가장 먼저 데이터 전압을 충전하기 때문에 다른 컬러의 서브 픽셀들에 비하여 충전양이 작다.

B 서브 픽셀(B42)은 W 서브 픽셀(W31)에 이어서 B 데이터 전압을 충전한다. B 서브 픽셀(B42)은 제I+1 게이트 라인(G3)을 통해 공급되는 제2 게이트 펄스에 응답하여 제J 데이터 라인(S1)을 통해 공급되는 R 데이터 전압을 R 서브 픽셀 내의 제2 화소 전극(P42)에 공급하는 제2 TFT(T42)를 포함한다. 제2 TFT(T42)의 게이트는 제2 게이트 펄스가 공급되는 제I+1 게이트 라인(G3)에 접속된 게이트, 제J 데이터 라인(S1)에 접속된 드레인, 및 화소 전극(P42)에 접속된 소스를 포함한다.

G 서브 픽셀(G43)은 B 서브 픽셀(B42)에 이어서 G 데이터 전압을 충전한다. G 서브 픽셀(G43)은 제I+2 게이트 라인(G4)을 통해 공급되는 제3 게이트 펄스에 응답하여 제J 데이터 라인(S1)을 통해 공급되는 G 데이터 전압을 제3 화소 전극(P43)에 공급하는 제3 TFT(T43)를 포함한다. 제3 TFT(T43)의 게이트는 제3 게이트 펄스가 공급되는 제I+2 게이트 라인(G4)에 접속된 게이트, 제J 데이터 라인(S1)에 접속된 드레인, 및 화소 전극(P43)에 접속된 소스를 포함한다.

R 서브 픽셀(R44)은 G 서브 픽셀(G43)에 이어서 R 데이터 전압을 충전한다. R 서브 픽셀(R44)은 제I+3 게이트 라인(G5)을 통해 공급되는 제4 게이트 펄스에 응답하여 제J 데이터 라인(S1)을 통해 공급되는 R 데이터 전압을 제4 화소 전극(P44)에 공급하는 제4 TFT(T44)를 포함한다. 제4 TFT(T44)의 게이트는 제4 게이트 펄스가 공급되는 제I+3 게이트 라인(G5)에 접속된 게이트, 제J 데이터 라인(S1)에 접속된 드레인, 및 화소 전극(P44)에 접속된 소스를 포함한다.

소스 드라이브 IC는 2 수평 기간 주기로 4 컬러 데이터 전압의 극성을 반전시킨다. 픽셀 어레이는 수평 및 수직 방향(x, y)을 따라 1 도트 단위로 데이터 전압의 극성이 반전되는 픽셀들과, 2 도트 단위로 데이터 전압의 극성이 반전되는 픽셀들을 포함한다.

게이트 구동부(104)는 타이밍 콘트롤러(20)의 제어 하에 게이트 라인들(G1~Gn)에 게이트 펄스를 순차적으로 공급한다. 게이트 구동부(104)로부터 출력된 게이트 펄스는 픽셀들에 충전될 정극성/부극성 비디오 데이터 전압에 동기된다. 게이트 구동부(104)는 IC 비용을 줄이기 위하여, GIP 회로로 구현될 수 있다.

게이트 구동부(104)의 출력 채널들은 교차되는 부분 없이 게이트 라인들(G1~Gn)에 연결된다. 게이트 구동부(14)는 데이터 전압에 동기되는 게이트 펄스를 게이트 라인들(G1)에 순차적으로 공급한다. 게이트 펄스는 제1 게이트 라인(G1) 부터 인가되기 시작하여 순차적으로 게이트 라인들(G1~Gn)에 인가된다.

타이밍 콘트롤러(20)는 호스트 시스템(24)으로부터 입력 영상 데이터와 동기되는 타이밍 신호들을 바탕으로 데이터 구동부(102)와 게이트 구동부(104)의 동작 타이밍을 제어한다. 타이밍 콘트롤러(20)는 픽셀 어레이의 극성을 제어하기 위한 극성제어신호(POL)를 데이터 구동부(102)의 소스 드라이브 IC들 각각에 전송할 수 있다. 타이밍 콘트롤러(20)는 화이트 게인 산출 알고리즘을 이용하여 입력 영상의 RGB 데이터를 RGBW 데이터로 변환할 수 있다.

도 30a 내지 도 30h는 본 발명의 제3 및 제4 실시예에 따른 픽셀 어레이 충전 순서를 적용한 다양한 예를 보여 주는 도면들이다. 도 30a 내지 도 30h는 실험을 통해 RGBW 타입의 DRD 표시장치에서 게이트 펄스의 중첩, 데이터 라인과 화소 전극 간의 기생 용량(Cdp), 이웃한 화소 전극들 간의 기생 용량(Cpp) 등의 차이로 인한 픽셀들간의 휘도 차이가 없고, 플리커와 크로스토크가 없는 8 개의 구동 방법이다.

본 발명의 RGBW 타입 DRD 표시장치는 도 30a 내지 도 30h와 같은 구동 방법을 조합한 방법으로 구동될 수 있다.

도 31a 내지 도 32c는 본 발명의 제3 실시예에 따른 픽셀 어레이 충전 순서를 적용한 픽셀 어레이의 극성과 픽셀의 충전양을 보여 주는 도면들이다. 도 31a 내지 도 31c는 기수 번째 프레임 기간에 RGBW 타입 DRD 표시장치의 구동 방법으로 적용된 예이다. 도 31a 내지 도 31c의 구동 방법은 도 30c 및 도 30f의 구동 방법을 응용한 것이다. 도 32a 내지 도 32c는 우수 번째 프레임 기간에 RGBW 타입 DRD 표시장치의 구동 방법으로 적용된 예이다. 도 32a 내지 도 32c의 구동 방법은 도 30b 및 도 30h의 구동 방법을 응용한 것이다.

도 31a 내지 도 32c를 참조하면, 제1 내지 제4 극성제어신호들은 1 수평기간 만큼 위상이 지연된다. 제1 내지 제4 극성제어신호들은 2 수평 기간 주기로 반전된다. 제2 극성제어신호는 제1 극성제어신호에 비하여 1 수평 기간 만큼 위상이 지연된다. 제3 극성제어신호는 제2 극성제어신호에 비하여 1 수평 기간 만큼 위상이 지연되어 제1 극성제어신호의 역위상으로 발생된다. 제4 극성제어신호는 제3 극성제어신호에 비하여 1 수평 기간 만큼 위상이 지연되어 제2 극성제어신호의 역위상으로 발생된다. 이러한 극성제어신호들은 매 프레임 기간마다 반전된다. 따라서, 제1 데이터 라인(S1)을 통해 픽셀들에 공급되는 4 컬러 데이터 전압의 극성 반전 시점과, 제2 데이터 라인(S2)를 통해 픽셀들에 공급되는 4 컬러 데이터 전압들의 극성 반전 시점이 1 수평 기간 만큼 차이가 있다. 제3 데이터 라인(S3)을 통해 픽셀들에 공급되는 4 컬러 데이터 전압의 극성은 제1 데이터 라인(S1)을 통해 픽셀들에 공급되는 그 것과 상반된다. 제4 데이터 라인(S4)을 통해 픽셀들에 공급되는 4 컬러 데이터 전압의 극성은 제2 데이터 라인(S2)을 통해 픽셀들에 공급되는 그 것과 상반된다.

기수 번째 프레임 기간 동안 픽셀 어레이의 극성 패턴은 도 31a와 같다. 기수 번째 프레임 기간 동안, 제1 로 라인(L1)의 수평 극성 패턴은 제1 서브 픽셀(W+)부터 제8 서브 픽셀(B-)까지의 순서로 볼 때 "+ - + + - + - - "이다. 제2 로 라인(L2)의 수평 극성 패턴은 제1 서브 픽셀(G+)부터 제8 서브 픽셀(R-)까지의 순서로 볼 때 "+ + - + - - + -"이다. 제3 로 라인(L3)의 수평 극성 패턴은 제1 서브 픽셀(W-)부터 제8 서브 픽셀(B+)까지의 순서로 볼 때 "- + - - + - + +"이다. 제4 로 라인(L4)의 수평 극성 패턴은 제1 서브 픽셀(G-)부터 제8 서브 픽셀(R+)까지의 순서로 볼 때 "- - + - + + - +"이다.

우수 번째 프레임 기간 동안 픽셀 어레이의 극성 패턴은 도 32a와 같다. 기수 번째 프레임 기간 동안, 제1 로 라인(L1)의 수평 극성 패턴은 제1 서브 픽셀(W-)부터 제8 서브 픽셀(B+)까지의 순서로 볼 때 "- + - - + - + +"이다. 제2 로 라인(L2)의 수평 극성 패턴은 제1 서브 픽셀(G-)부터 제8 서브 픽셀(R+)까지의 순서로 볼 때 "- - + - + + - +"이다. 제3 로 라인(L3)의 수평 극성 패턴은 제1 서브 픽셀(W+)부터 제8 서브 픽셀(B-)까지의 순서로 볼 때 "+ - + + - + - -"이다. 제4 로 라인(L4)의 수평 극성 패턴은 제1 서브 픽셀(G+)부터 제8 서브 픽셀(R-)까지의 순서로 볼 때 "+ + - + - - + -"이다.

GIP 회로를 적용하면, 기수 번째 게이트 라인들(G1, G3...Gn-1)에 인가되는 게이트 펄스와, 우수 번째 게이트 라인들(G2, G4...Gn)에 인가되는 게이트 펄스 사이에 시간차를 줄 수 있다.

도 33은 본 발명의 제3 실시예에 따른 픽셀 어레이에서 기수 번째 게이트 라인들(G1, G3...Gn-1)을 구동한 예를 보여 주는 도면이다. 기수 번째 게이트 라인들(G1, G3...Gn-1)에 게이트 펄스를 공급하고 데이터 라인들(S1~Sn)에 화이트 계조의 데이터 전압을 공급하면, 우수 번째 컬럼 라인의 서브 필셀들이 화이트 계조로 밝게 보인다. 기수 번째 컬럼 라인들의 서브 픽셀들은 데이터 전압이 인가되지 않으므로 이전 계조가 0이면 어둡게 보인다. 기수 번째 게이트 라인들에 연결된 R 및 B 서브 픽셀들 각각의 극성이 정극성과 부극성이 균형을 이루기 때문에 공통전압의 시프트가 없어 크로스토크 없는 영상을 표시할 수 있다.

도 34는 본 발명의 제3 실시예에 따른 픽셀 어레이에서 우수 번째 게이트 라인들(G2, G4...Gn)을 구동한 예이다. 우수 번째 게이트 라인들(G2, G4...Gn)에 게이트 펄스를 공급하고 데이터 라인들(S1~Sn)에 화이트 계조의 데이터 전압을 공급하면, 기수 번째 컬럼 라인의 서브 필셀들이 화이트 계조로 밝게 보인다. 우수 번째 컬럼 라인들의 서브 픽셀들은 데이터 전압이 인가되지 않으므로 이전 계조가 0이면 어둡게 보인다. 우수 번째 게이트 라인들에 연결된 W 및 G 서브 픽셀들 각각의 극성이 정극성과 부극성이 균형을 이루기 때문에 공통전압(Vcom)의 시프트가 없어 크로스토크 없는 영상을 표시할 수 있다.

W 서브 픽셀은 약충전 서브 픽셀이고, B 서브 픽셀은 중충전 서브 픽셀이다. 그리고 G 및 R 서브 픽셀들이 강충전 서브 픽셀이지만 R 서브 픽셀의 충전양이 상대적으로 더 많다. 따라서, W 및 G 서브 픽셀들의 충전양과, R 및 B 서브 픽셀들의 충전양이 비슷하기 때문에 도 33과 도 34에서 점등되는 서브 픽셀들 간의 휘도 차이가 거의 보이지 않는다.

도 35 및 도 36은 문제 패턴의 두 가지 형태를 예시하여 RGBW 타입 DRD 표시장치의 화질 개선 효과를 보여 주는 도면들이다. 도 35는 RWBW 타입 DRD 표시장치에 셧 다운 패턴(Shut down pattern)이 표시된 예이다. 도 36은 RWBW 타입 DRD 표시장치에 스미어 패턴(Smear pattern)이 표시된 예이다.

도 35를 참조하면, 셧 다운 패턴에서 화이트 계조의 기수 번째 픽셀 데이터과, 블랙 계조의 우수 번째 픽셀 데이터이 교번된다. 셧다운 패턴에서 RGBW 서브 픽셀들 각각에서 극성이 균형을 이루어 공통전압(Vcom)의 시프트가 없어 크로스토크 없는 영상을 구현할 수 있다.

도 36을 참조하면, 스미어 패턴에서, 화이트 계조를 갖는 제4J+1 및 제4J+2 픽셀 데이터와, 블랙 계조를 갖는 제4J+2 및 제4J+3 픽셀 데이터가 교번된다. 스미더 패턴 RGBW 서브 픽셀들 각각에서 극성이 균형을 이루어 공통전압(Vcom)의 시프트가 없어 크로스토크 없는 영상을 구현할 수 있다.

본 발명의 제3 및 제4 실시예에 따른 픽셀 어레이들은 극성 치우침이 블록들 간에 상쇄될 수 있도록 도 18과 같이 극성 패턴이 상반된 다수의 블록들로 분할될 수 있다. 본 발명의 제3 및 제4 실시예에 따른 픽셀 어레이에서, 감마 보정부(22)는 도 12와 같은 감마 커브를 바탕으로 RGBW 데이터를 변조하여 각 컬러별로 감마 보정할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100 : 표시패널 102 : 데이터 구동부
104 : 게이트 구동부 20 : 타이밍 콘트롤러
22 : 감마 보정부

Claims (18)

1. 다수의 데이터 라인들, 다수의 게이트라인들, 도트 인버젼 형태로 극성이 반전되고 이웃한 서브 픽셀들이 하나의 데이터 라인을 공유하는 픽셀 어레이를 포함한 표시장치에 있어서,
   서브 픽셀들에 충전될 데이터 전압을 발생하고, 상기 데이터 전압의 극성을 미리 설정된 시간 주기로 반전시켜 상기 데이터 라인들에 공급하는 데이터 구동부; 및
   상기 데이터 전압에 동기되는 게이트 펄스를 게이트 라인들에 공급하는 게이트 구동부를 포함하고,
   상기 데이터 구동부로부터 동일 극성을 갖는 데이터 전압이 연속으로 출력되는 기간 동안, 백색 서브 픽셀이 백색 데이터 전압을 충전한 후, 제1컬러, 제2컬러, 제3컬러의 순서로 다른 컬러의 서브 픽셀들이 데이터 전압을 충전하고,
   상기 백색 서브 픽셀은 표시패널의 제K(K는 0과 양의 정수)+1 로 라인에 배치되고,
   제1컬러 서브 픽셀은 상기 표시패널의 제K+3 로 라인에 배치되고,
   제2컬러 서브 픽셀은 상기 표시패널의 제K+2 로 라인에 배치되고,
   제3컬러 서브 픽셀은 상기 표시패널의 제K+4 로 라인에 배치되고,
   상기 백색 서브 픽셀은,
   제I(I는 양의 정수) 게이트 라인을 통해 공급되는 제1 게이트 펄스에 응답하여 제J(J는 양의 정수) 데이터 라인을 통해 공급되는 상기 백색 데이터 전압을 상기 백색 서브 픽셀 내의 제1 화소 전극에 공급하는 제1 박막트랜지스터를 포함하고,
   상기 제1컬러 서브 픽셀은,
   제I+1 게이트 라인을 통해 공급되는 제2 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 제1컬러 데이터 전압을 상기 제1컬러 서브 픽셀 내의 제2 화소 전극에 공급하는 제2 박막트랜지스터를 포함하고,
   상기 제2컬러 서브 픽셀은,
   제I+2 게이트 라인을 통해 공급되는 제3 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 제2컬러 데이터 전압을 상기 제2컬러 서브 픽셀 내의 제3 화소 전극에 공급하는 제3 박막트랜지스터를 포함하고,
   상기 제3컬러 서브 픽셀은,
   I+3 게이트 라인을 통해 공급되는 제4 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 제3컬러 데이터 전압을 상기 제3컬러 서브 픽셀 내의 제4 화소 전극에 공급하는 제4 박막트랜지스터를 포함하는 표시장치.
2. 제 1 항에 있어서,
   상기 제1컬러 서브픽셀은 적색 서브 픽셀이고, 상기 제2컬러 서브픽셀은 청색 서브픽셀이고, 상기 제3컬러 서브픽셀은 녹색 서브 픽셀인 표시장치.
   
3. 삭제
4. 다수의 데이터 라인들, 다수의 게이트라인들, 도트 인버젼 형태로 극성이 반전되고 이웃한 서브 픽셀들이 하나의 데이터 라인을 공유하는 픽셀 어레이를 포함한 표시장치에 있어서,
   서브 픽셀들에 충전될 데이터 전압을 발생하고, 상기 데이터 전압의 극성을 미리 설정된 시간 주기로 반전시켜 상기 데이터 라인들에 공급하는 데이터 구동부; 및
   상기 데이터 전압에 동기되는 게이트 펄스를 게이트 라인들에 공급하는 게이트 구동부를 포함하고,
   상기 데이터 구동부로부터 동일 극성을 갖는 데이터 전압이 연속으로 출력되는 기간 동안, 백색 서브 픽셀이 백색 데이터 전압을 충전한 후, 상기 백색 서브 픽셀을 제외한 다른 컬러의 서브 픽셀들은 적색 서브 픽셀, 청색 서브 픽셀 및 녹색 서브 픽셀 순서로 데이터 전압을 충전하고,
   상기 백색 서브 픽셀은 표시패널의 제K(K는 0과 양의 정수)+1 로 라인에 배치되고,
   상기 적색 서브 픽셀은 상기 표시패널의 제K+3 로 라인에 배치되고,
   상기 청색 서브 픽셀은 상기 표시패널의 제K+2 로 라인에 배치되고,
   상기 녹색 서브 픽셀은 상기 표시패널의 제K+4 로 라인에 배치되고,
   상기 백색 서브 픽셀은,
   제I(I는 양의 정수) 게이트 라인을 통해 공급되는 제1 게이트 펄스에 응답하여 제J(J는 양의 정수) 데이터 라인을 통해 공급되는 상기 백색 데이터 전압을 상기 백색 서브 픽셀 내의 제1 화소 전극에 공급하는 제1 박막트랜지스터를 포함하고,
   상기 적색 서브 픽셀은,
   제I+1 게이트 라인을 통해 공급되는 제2 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 적색 데이터 전압을 상기 적색 서브 픽셀 내의 제2 화소 전극에 공급하는 제2 박막트랜지스터를 포함하고,
   상기 청색 서브 픽셀은,
   제I+2 게이트 라인을 통해 공급되는 제3 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 청색 데이터 전압을 상기 청색 서브 픽셀 내의 제3 화소 전극에 공급하는 제3 박막트랜지스터를 포함하고,
   상기 녹색 서브 픽셀은,
   I+3 게이트 라인을 통해 공급되는 제4 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 녹색 데이터 전압을 상기 녹색 서브 픽셀 내의 제4 화소 전극에 공급하는 제4 박막트랜지스터를 포함하는 표시장치.
5. 제 1 항에 있어서,
   상기 제1컬러 서브픽셀은 청색 서브 픽셀이고, 상기 제2컬러 서브픽셀은 적색 서브픽셀이고, 상기 제3컬러 서브픽셀은 녹색 서브 픽셀인 표시장치.
   
6. 삭제
7. 다수의 데이터 라인들, 다수의 게이트라인들, 도트 인버젼 형태로 극성이 반전되고 이웃한 서브 픽셀들이 하나의 데이터 라인을 공유하는 픽셀 어레이를 포함한 표시장치에 있어서,
   서브 픽셀들에 충전될 데이터 전압을 발생하고, 상기 데이터 전압의 극성을 미리 설정된 시간 주기로 반전시켜 상기 데이터 라인들에 공급하는 데이터 구동부; 및
   상기 데이터 전압에 동기되는 게이트 펄스를 게이트 라인들에 공급하는 게이트 구동부를 포함하고,
   상기 데이터 구동부로부터 동일 극성을 갖는 데이터 전압이 연속으로 출력되는 기간 동안, 백색 서브 픽셀이 백색 데이터 전압을 충전한 후, 상기 백색 서브 픽셀을 제외한 다른 컬러의 서브 픽셀들은 청색 서브 픽셀, 적색 서브 픽셀 및 녹색 서브 픽셀 순서로 데이터 전압을 충전하고,
   상기 백색 서브 픽셀은 표시패널의 제K(K는 0과 양의 정수)+1 로 라인에 배치되고,
   상기 청색 서브 픽셀은 상기 표시패널의 제K+3 로 라인에 배치되고,
   상기 적색 서브 픽셀은 상기 표시패널의 제K+2 로 라인에 배치되고,
   상기 녹색 서브 픽셀은 상기 표시패널의 제K+4 로 라인에 배치되고,
   상기 백색 서브 픽셀은,
   제I(I는 양의 정수) 게이트 라인을 통해 공급되는 제1 게이트 펄스에 응답하여 제J(J는 양의 정수) 데이터 라인을 통해 공급되는 상기 백색 데이터 전압을 상기 백색 서브 픽셀 내의 제1 화소 전극에 공급하는 제1 박막트랜지스터를 포함하고,
   상기 청색 서브 픽셀은,
   제I+1 게이트 라인을 통해 공급되는 제2 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 청색 데이터 전압을 상기 청색 서브 픽셀 내의 제2 화소 전극에 공급하는 제2 박막트랜지스터를 포함하고,
   상기 적색 서브 픽셀은,
   제I+2 게이트 라인을 통해 공급되는 제3 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 적색 데이터 전압을 상기 적색 서브 픽셀 내의 제3 화소 전극에 공급하는 제3 박막트랜지스터를 포함하고,
   상기 녹색 서브 픽셀은,
   I+3 게이트 라인을 통해 공급되는 제4 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 녹색 데이터 전압을 상기 녹색 서브 픽셀 내의 제4 화소 전극에 공급하는 제4 박막트랜지스터를 포함하는 표시장치.
8. 제 1 항에 있어서,
   상기 픽셀 어레이는 수평 및 수직 방향을 따라 1 도트 단위로 데이터 전압의 극성이 반전되는 픽셀들과, 2 도트 단위로 데이터 전압의 극성이 반전되는 픽셀들을 포함하는 표시장치.
9. 제 8 항에 있어서,
   상기 데이터 구동부는 상기 데이터 전압의 극성을 2 수평 기간 이상 N/2(N은 표시패널의 수직 해상도) 수평 기간 이하의 주기로 반전시켜 상기 데이터 라인들에 공급하는 표시장치.
10. 제 9 항에 있어서,
    상기 데이터 구동부는,
    기수 번째 데이터 라인에 공급되는 데이터 전압의 극성 반전 시점을 우수 번째 데이터 라인에 공급되는 데이터 전압의 극성 반전 시점과 다르게 하는 표시장치.
11. 제 1 항, 제 2 항, 제 4 항, 제 5항, 제 7항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 게이트 구동부의 출력 채널들과 상기 게이트 라인들을 연결하는 링크 배선들을 포함하고,
    상기 게이트 구동부는 제1 출력 채널 부터 순차적으로 게이트 펄스를 출력하고,
    상기 링크 배선들은 상기 게이트 구동부의 출력 채널들과 상기 게이트 라인들 사이에서 서로 교차되는 링크 배선들을 포함하고,
    상기 게이트 라인들에 상기 게이트 펄스가 비순차적으로 공급되는 표시장치.
    
12. 삭제
13. 다수의 데이터 라인들, 다수의 게이트라인들, 도트 인버젼 형태로 극성이 반전되고 이웃한 서브 픽셀들이 하나의 데이터 라인을 공유하는 픽셀 어레이를 포함한 표시장치에 있어서,
    서브 픽셀들에 충전될 데이터 전압을 발생하고, 상기 데이터 전압의 극성을 미리 설정된 시간 주기로 반전시켜 상기 데이터 라인들에 공급하는 데이터 구동부; 및
    상기 데이터 전압에 동기되는 게이트 펄스를 게이트 라인들에 공급하는 게이트 구동부를 포함하고,
    상기 데이터 구동부로부터 동일 극성을 갖는 데이터 전압이 연속으로 출력되는 기간 동안, 백색 서브 픽셀이 백색 데이터 전압을 충전한 후, 상기 백색 서브 픽셀을 제외한 다른 컬러의 서브 픽셀들은 청색 서브 픽셀, 녹색 서브 픽셀 및 적색 서브 픽셀 순서로 데이터 전압을 충전하고,
    상기 백색 서브 픽셀은 표시패널의 제K(K는 0과 양의 정수)+1 로 라인에서 제J(J는 양의 정수) 데이터 라인의 좌측에 배치되고,
    상기 청색 서브 픽셀은 상기 표시패널의 제K+2 로 라인에서 상기 제J 데이터 라인의 우측에 배치되고,
    상기 녹색 서브 픽셀은 상기 표시패널의 상기 제K+2 로 라인에서 상기 제J 데이터 라인의 좌측에 배치되며,
    상기 적색 서브 픽셀은 상기 표시패널의 제K+3 로 라인에서 상기 제J 데이터 라인의 우측에 배치되고,
    상기 백색 서브 픽셀은,
    제I(I는 양의 정수) 게이트 라인을 통해 공급되는 제1 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 백색 데이터 전압을 제1 화소 전극에 공급하는 제1 박막트랜지스터를 포함하고,
    상기 청색 서브 픽셀은,
    제I+1 게이트 라인을 통해 공급되는 제2 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 적색 데이터 전압을 제2 화소 전극에 공급하는 제2 박막트랜지스터를 포함하고,
    상기 녹색 서브 픽셀은,
    제I+2 게이트 라인을 통해 공급되는 제3 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 청색 데이터 전압을 제3 화소 전극에 공급하는 제3 박막트랜지스터를 포함하고,
    상기 적색 서브 픽셀은 제I+3 게이트 라인을 통해 공급되는 제4 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 R 데이터 전압을 제4 화소 전극에 공급하는 제4 박막트랜지스터를 포함하는 표시장치.
14. 다수의 데이터 라인들, 다수의 게이트라인들, 도트 인버젼 형태로 극성이 반전되고 이웃한 서브 픽셀들이 하나의 데이터 라인을 공유하는 픽셀 어레이를 포함한 표시장치에 있어서,
    서브 픽셀들에 충전될 데이터 전압을 발생하고, 상기 데이터 전압의 극성을 미리 설정된 시간 주기로 반전시켜 상기 데이터 라인들에 공급하는 데이터 구동부; 및
    상기 데이터 전압에 동기되는 게이트 펄스를 게이트 라인들에 공급하는 게이트 구동부를 포함하고,
    상기 데이터 구동부로부터 동일 극성을 갖는 데이터 전압이 연속으로 출력되는 기간 동안, 백색 서브 픽셀이 백색 데이터 전압을 충전한 후, 상기 백색 서브 픽셀을 제외한 다른 컬러의 서브 픽셀들은 청색 서브 픽셀, 녹색 서브 픽셀 및 적색 서브 픽셀 순서로 데이터 전압을 충전하고,
    상기 백색 서브 픽셀은 표시패널의 제K(K는 0과 양의 정수)+1 로 라인에서 제J(J는 양의 정수) 데이터 라인의 우측에 배치되고,
    상기 청색 서브 픽셀은 상기 표시패널의 제K+2 로 라인에서 상기 제J 데이터 라인의 좌측에 배치되고,
    상기 녹색 서브 픽셀은 상기 표시패널의 상기 제K+2 로 라인에서 상기 제J 데이터 라인의 우측에 배치되며,
    상기 적색 서브 픽셀은 상기 표시패널의 제K+3 로 라인에서 상기 제J 데이터 라인의 좌측에 배치되고,
    상기 백색 서브 픽셀은,
    제I(I는 양의 정수) 게이트 라인을 통해 공급되는 제1 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 백색 데이터 전압을 제1 화소 전극에 공급하는 제1 박막트랜지스터를 포함하고,
    상기 청색 서브 픽셀은,
    제I+1 게이트 라인을 통해 공급되는 제2 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 적색 데이터 전압을 제2 화소 전극에 공급하는 제2 박막트랜지스터를 포함하고,
    상기 녹색 서브 픽셀은,
    제I+2 게이트 라인을 통해 공급되는 제3 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 청색 데이터 전압을 제3 화소 전극에 공급하는 제3 박막트랜지스터를 포함하고,
    상기 적색 서브 픽셀은 제I+3 게이트 라인을 통해 공급되는 제4 게이트 펄스에 응답하여 상기 제J 데이터 라인을 통해 공급되는 R 데이터 전압을 제4 화소 전극에 공급하는 제4 박막트랜지스터를 포함하는 표시장치.
15. 삭제
16. 제 13 항 또는 제 14 항에 있어서,
    상기 데이터 구동부는 상기 데이터 전압의 극성을 2 수평 기간 이상 N/2(N은 표시패널의 수직 해상도) 수평 기간 이하의 주기로 반전시켜 상기 데이터 라인들에 공급하는 표시장치.
17. 제 13 항 또는 제 14 항에 있어서,
    상기 데이터 구동부는,
    기수 번째 데이터 라인에 공급되는 데이터 전압의 극성 반전 시점을 우수 번째 데이터 라인에 공급되는 데이터 전압의 극성 반전 시점과 다르게 하는 표시장치.
18. 제1항, 제4항, 제7항, 제13항 및 제14항 중 어느 한 항에 있어서,
    상기 픽셀 어레이는 데이터의 극성 분포가 서로 상반된 제1 및 제2 블록들을 포함하는 표시장치.

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