CN105116219B - 基于自适应tiadc的频谱分析模块 - Google Patents

Abstract

本发明公开了一种基于自适应TIADC的频谱分析模块，包括第一模数转换器、第二模数转换器、第三模数转换器、第四模数转换器、第一分数延迟滤波器、第二分数延迟滤波器、第三分数延迟滤波器、第一SRAM存储器、第二SRAM存储器、四选一选择器、第一异步FIFO模块、第二异步FIFO模块、第三异步FIFO模块、第四异步FIFO模块、第五异步FIFO模块、第一时延估计器、第二时延估计器、第三时延估计器、FFT模组、逻辑控制模块和数字下变频器；FFT模组包括第一FFT模块、第二FFT模块、第三FFT模块和第四FFT模块；优点是通过对时延误差进行自适应补偿，由此有效地保证采样数据的准确性，减小频谱分析的误差，提高工作稳定性；并且FFT模块在两个工作阶段的复用，提高了FFT模块的使用率。

Description

基于自适应TIADC的频谱分析模块

技术领域

本发明涉及一种频谱分析模块，尤其是涉及一种基于自适应TIADC的频谱分析模块。

背景技术

随着电子信息技术的迅速发展，数字化系统应用越来越广泛，频谱分析仪是测量领域中最基础、最重要的仪器之一，也是电子信息频域分析的重要工具。目前市场上的频谱分析仪大体分为扫描调谐式和傅里叶频谱分析两大类。传统的扫描调谐式频谱分析仪通过前端电路的可调谐的接收机，经混波、放大，滤波与检波一系列处理。傅里叶变换的现代频谱分析仪，通过傅里叶运算将被测信号分解成分立的频率分量，得到信号分析频谱。传统的频谱分析仪实现方式大多采用DSP处理器对信号先进行串行采集、数据存储与处理，分析速度受到限制。积极研制性能优异、低成本和高速的频谱分析模块是数字化频谱分析的发展方向。

快速傅里叶(FFT)的性能用取样点数和取样率来表征，最高输人频率取决于取样率，分辨率取决于采样率和分析点数。FFT运算时间与取样，点数成对数关系，频谱分析仪需要高频率、高分辨率和高速运算时，通常采用高速的FFT模块和时间交替采样(TIADC)技术，时间交替采样(TIADC)技术中由多路模数转换器(ACD)交替采样来提高信号采样率，TIADC的采样精度由模数转换器的精度决定。《国外电子测量技术》2012年31卷3期，第48页-50页刊载的名称为《基于时间交替采样的频谱分析模块设计》(作者为：郭金龙，黎恒，何明建)的文献中提出了基于TIADC的频谱分析模块，该基于TIADC的频谱分析模块包括信号调理电路、二通道ADC采样电路、数据抽取电路、异步FIFO电路和FFT模块。该基于TIADC的频谱分析模块的工作原理为：被测信号先通过调理电路进行放大和滤波等预处理；再送至二通道ADC采样电路进行采样；采样数据通过数据抽取电路完成采样数据的抽取；抽取后的采样数据通过异步FIFO进行缓存使其匹配后续FFT模块的速率，进而通过FFT模块完成信号的频谱分析。但是该基于TIADC的频谱分析模块存在以下问题：虽然二通道ADC交替采样能提高信号的采样率，而由于芯片工艺水平的差异，两片ADC之间的时间失配误差对数据采集的影响显著，致使频谱分析模块计算信号频谱误差较大，工作稳定性不高。

发明内容

本发明所要解决的技术问题是提供一种分析信号频谱误差较小，工作稳定性高的基于自适应TIADC的频谱分析模块。

本发明解决上述技术问题所采用的技术方案为：一种基于自适应TIADC的频谱分析模块，包括第一模数转换器、第二模数转换器、第三模数转换器、第四模数转换器、第一分数延迟滤波器、第二分数延迟滤波器、第三分数延迟滤波器、第一SRAM存储器、第二SRAM存储器、四选一选择器、第一异步FIFO模块、第二异步FIFO模块、第三异步FIFO模块、第四异步FIFO模块、第五异步FIFO模块、第一时延估计器、第二时延估计器、第三时延估计器、FFT模组、逻辑控制模块和数字下变频器；所述的FFT模组包括第一FFT模块、第二FFT模块、第三FFT模块和第四FFT模块；

所述的四选一选择器具有第一输入端、第二输入端、第三输入端、第四输入端和使能端；所述的第一时延估计器、所述的第二时延估计器和所述的第三时延估计器分别具有第一输入端、第二输入端和输出端；所述的第一FFT模块、所述的第二FFT模块、所述的第三FFT模块和所述的第四FFT模块均具有输入端、输出端和控制端；

所述的第一模数转换器的输出端和所述的第一SRAM存储器的输入端连接，所述的第一SRAM存储器的输出端分别与所述的第一异步FIFO模块的输入端和所述的四选一选择器的第一输入端连接；所述的第二模数转换器的输出端和所述的第一分数延迟滤波器的采样信号输入端连接，所述的第一分数延迟滤波器的输出端分别与所述的第二异步FIFO模块的输入端和所述的四选一选择器的第二输入端连接；所述的第三模数转换器的输出端和所述的第二分数延迟滤波器的采样信号输入端连接，所述的第二分数延迟滤波器的输出端分别与所述的第三异步FIFO模块的输入端和所述的四选一选择器的第三输入端连接；所述的第四模数转换器的输出端和所述的第三分数延迟滤波器的采样信号输入端连接，所述的第三分数延迟滤波器的输出端分别与所述的第四异步FIFO模块的输入端和所述的四选一选择器的第四输入端连接；所述的第一异步FIFO模块的输出端和所述的第一FFT模块的输入端连接，所述的第二异步FIFO模块的输出端和所述的第二FFT模块的输入端连接，所述的第三异步FIFO模块的输出端和所述的第三FFT模块的输入端连接，所述的第四异步FIFO模块的输出端和所述的第四FFT模块的输入端连接；

所述的第一FFT模块的输出端分别与所述的第一时延估计器的第一输入端、所述的第二时延估计器的第一输入端和所述的第三时延估计器的第一输入端连接；所述的第二FFT模块的输出端与所述的第一时延估计器的第二输入端连接；所述的第三FFT模块的输出端与所述的第二时延估计器的第二输入端连接；所述的第四FFT模块的输出端与所述的第三时延估计器的第二输入端连接；所述的第一时延估计器的输出端和所述的第一分数延迟滤波器的时延信号输入端连接，所述的第二时延估计器的输出端和所述的第二分数延迟滤波器的时延信号输入端连接，所述的第三时延估计器的输出端和所述的第三分数延迟滤波器的时延信号输入端连接；

所述的四选一选择器的输出端与所述的数字下变频器的输入端连接，所述的数字下变频器的输出端与所述的第五异步FIFO模块的输入端连接，所述的第五异步FIFO模块的输出端分别与所述的第一FFT模块的输入端、所述的第二FFT模块的输入端、所述的第三FFT模块的输入端和所述的第四FFT模块的输入端连接，所述的第一FFT模块的输出端、所述的第二FFT模块的输出端、所述的第三FFT模块的输出端和所述的第四FFT模块的输出端分别与所述的第二SRAM存储器的输入端连接；

所述的逻辑控制模块分别与所述的第一FFT模块的控制端、所述的第二FFT模块的控制端、所述的第三FFT模块的控制端和所述的第四FFT模块的控制端连接；所述的四选一选择器的使能端接入依次选通所述的四选一选择器的第一输入端、第二输入端、第三输入端和第四输入端的使能控制信号；

所述的第一模数转换器、所述的第二模数转换器、所述的第三模数转换器和所述的第四模数转换器组成四通道模数转换器；采样时，四通道模数转换器对信号进行时间交替采样，所述的第一模数转换器的输出信号输入到第一SRAM存储器中后被缓存到第一异步FIFO模块中，所述的第二模数转换器的输出信号输入到所述的第一分数延迟滤波器中处理后被缓存到所述的第二异步FIFO模块中，所述的第三模数转换器的输出信号输入到所述的第二分数延迟滤波器中处理后被缓存到所述的第三异步FIFO模块中，所述的第四模数转换器的输出信号输入到所述的第三分数延迟滤波器中处理后被缓存到所述的第四异步FIFO模块中；所述的第一FFT模块在所述的逻辑控制模块控制下采集缓存到所述的第一异步FIFO模块中的数据并对该数据进行傅立叶变换后分别输入到所述的第一时延估计器的第一输入端、所述的第二时延估计器的第一输入端和所述的第三时延估计器的第一输入端，所述的第二FFT模块在所述的逻辑控制模块控制下采集缓存到所述的第二异步FIFO模块中的数据并对该数据进行傅立叶变换后输入到所述的第一时延估计器的第二输入端，所述的第三FFT模块在所述的逻辑控制模块控制下采集缓存到所述的第三异步FIFO模块中的数据并对该数据进行傅立叶变换后输入到所述的第二时延估计器的第二输入端，所述的第四FFT模块在所述的逻辑控制模块控制下采集缓存到所述的第四异步FIFO模块中的数据并对该数据进行傅立叶变换后输入到所述的第三时延估计器的第二输入端；所述的第一时延估计器生成时延信号传送给所述的第一分数延迟滤波器，所述的第二时延估计器生成时延信号传送给所述的第二分数延迟滤波器，所述的第三时延估计器生成时延信号传送给所述的第三分数延迟滤波器，所述的第一分数延迟滤波器、所述的第二分数延迟滤波器、所述的第三分数延迟滤波器分别输出对应的校正信号，此时，所述的四选一选择器在外部使能控制信号的控制下按顺序依次选通所述的四选一选择器的第一输入端、第二输入端、第三输入端和第四输入端，所述的第一SRAM存储器的输出信号、所述的第一分数延迟滤波器输出的校正信号、所述的第二分数延迟滤波器输出的校正信号和所述的第三分数延迟滤波器输出的校正信号按顺序在所述的四选一选择器的输出端输出，此时，所述的四选一选择器的输出端的输出信号为所述的第一SRAM存储器的输出信号、所述的第一分数延迟滤波器输出的校正信号、所述的第二分数延迟滤波器输出的校正信号和所述的第三分数延迟滤波器输出的校正信号拼接成的一路数据流，所述的数字下变频器对该路数据流进行下变频抽取处理后将该路数据流的下变频抽取信号输出，该路数据流的下变频抽取信号由所述的第一SRAM存储器的输出信号、所述的第一分数延迟滤波器输出的校正信号、所述的第二分数延迟滤波器输出的校正信号和所述的第三分数延迟滤波器输出的校正信号拼接后经下变频器的输出得到，下变频抽取信号输入到所述的第五异步FIFO模块；此时，所述的第五异步FIFO模块输出信号分为四组FFT运算长度信号，所述的第一FFT模块首先在所述的逻辑控制模块的控制下采集所述的第五异步FIFO中的第一组FFT运算长度信号进行频谱分析处理后得到对应的频谱分析信号缓存到第二SRAM存储器中，然后所述的第二FFT模块在所述的逻辑控制模块的控制下采集所述的第五异步FIFO中的第二组FFT运算长度信号进行频谱分析处理后得到对应的频谱分析信号缓存到第二SRAM存储器中，接着所述的第三FFT模块在所述的逻辑控制模块的控制下采集所述的第五异步FIFO中的第三组FFT运算长度信号进行频谱分析处理后得到对应的频谱分析信号缓存到第二SRAM存储器中，最后所述的第四FFT模块在所述的逻辑控制模块的控制下采集所述的第五异步FIFO中的第四组FFT运算长度信号进行频谱分析处理后得到对应的频谱分析信号缓存到第二SRAM存储器中，由此得到校正后的频谱信号。

所述的第一分数延迟滤波器为Farrow结构滤波器；所述的第二分数延迟滤波器和所述的第三分数延迟滤波器的结构与所述的第一分数延迟滤波器相同。

所述的第一分数延迟滤波器包括四个结构相同的有限脉冲滤波器、三个结构相同的乘法器和三个结构相同的加法器，所述的有限脉冲滤波器具有信号输入端、信号输出端和时钟控制端，四个结构相同的有限脉冲滤波器分别为第一有限脉冲滤波器、第二有限脉冲滤波器、第三有限脉冲滤波器和第四有限脉冲滤波器，所述的乘法器具有第一乘数输入端、第二乘数输入端和输出端，三个结构相同的乘法器分别为第一乘法器、第二乘法器和第三乘法器，所述的加法器具有第一加数输入端、第二加数输入端和输出端，三个结构相同的加法器分别为第一加法器、第二加法器和第三加法器；

所述的第一有限脉冲滤波器的信号输入端、所述的第二有限脉冲滤波器的信号输入端、所述的第三有限脉冲滤波器的信号输入端和所述的第四有限脉冲滤波器的信号输入端连接且其连接端为所述的第一分数延迟滤波器的采样信号输入端；

所述的第一有限脉冲滤波器的时钟控制端、所述的第二有限脉冲滤波器的时钟控制端、所述的第三有限脉冲滤波器的时钟控制端和所述的第四有限脉冲滤波器的时钟控制端连接且其连接端为所述的第一分数延迟滤波器的时钟控制端，所述的第一分数延迟滤波器的时钟控制端接入采样时钟；

所述的第四有限脉冲滤波器的输出端和所述的第一乘法器的第一乘数输入端连接，所述的第三有限脉冲滤波器的输出端和所述的第一加法器的第一加数输入端连接，所述的第二有限脉冲滤波器的输出端和所述的第二加法器的第一加数输入端连接，所述的第一有限脉冲滤波器的输出端和所述的第三加法器的第一加数输入端连接；

所述的第一乘法器的第二乘数输入端、所述的第二乘法器的第二乘数输入端和所述的第三乘法器的第二乘数输入端连接且其连接端为所述的第一分数延迟滤波器的时延信号输入端；

所述的第一乘法器的输出端和所述的第一加法器的第二加数输入端连接，所述的第一加法器的输出端和所述的第二乘法器的第一乘数输入端连接，所述的第二乘法器的输出端和所述的第二加法器的第二加数输入端连接，所述的第二加法器的输出端和所述的第三乘法器的第一乘数输入端连接，所述的第三乘法器的输出端和所述的第三加法器的第二加数输入端连接，所述的第三加法器的输出端为所述的第一分数延迟滤波器的输出端。

所述的第一时延估计器包括复数乘法器、第三SRAM存储器、IFFT模块和比较器；所述的复数乘法器具有第一乘数输入端、第二乘数输入端和输出端，所述的比较器具有第一输入端、第二输入端和输出端；所述的复数乘法器的第一乘数输入端为所述的第一时延估计器的第一输入端，所述的复数乘法器的第二乘数输入端为所述的第一时延估计器的第二输入端，所述的复数乘法器的输出端和所述的第三SRAM存储器的输入端连接，所述的第三SRAM存储器的输出端和所述的IFFT模块的输入端连接，所述的IFFT模块的输出端分别和所述的比较器第一输入端和第二输入端连接，所述的比较器的输出端为所述的第一时延估计器的输出端；所述的第二时延估计器和所述的第三时延估计器的结构与所述的第一时延估计器相同；该结构中，第一时延滤波器、第二时延滤波器和第三时延滤波器均通过频域互谱插值实现，通过求取通道间相关函数频谱，并对其频谱在频域上展开，能够提高相关峰值的分辨率，提高其时延估计精度；而且互谱插值将相关函数的频谱在频域上作伸展，而逆变换的时域波形不会发生改变，也不会带来新的误差；采用频域互谱插值实现，在硬件上使用FFT模块，频谱分析计算信号频谱同样用到FFT模块，通过一定的时序控制，实现FFT模块复用，大大节省硬件开销。

与现有技术相比，本发明的优点在于通过第一模数转换器、第二模数转换器、第三模数转换器和第四模数转换器组成四通道模数转换器；采样时，四通道模数转换器对信号进行时间交替采样，第一模数转换器的输出信号输入到第一SRAM存储器中后被缓存到第一异步FIFO模块中，第二模数转换器的输出信号输入到第一分数延迟滤波器中处理后被缓存到第二异步FIFO模块中，第三模数转换器的输出信号输入到第二分数延迟滤波器中处理后被缓存到第三异步FIFO模块中，第四模数转换器的输出信号输入到第三分数延迟滤波器中处理后被缓存到第四异步FIFO模块中；第一FFT模块在逻辑控制模块控制下采集缓存到第一异步FIFO模块中的数据并对该数据进行傅立叶变换后分别输入到第一时延估计器的第一输入端、第二时延估计器的第一输入端和第三时延估计器的第一输入端，第二FFT模块在逻辑控制模块控制下采集缓存到第二异步FIFO模块中的数据并对该数据进行傅立叶变换后输入到第一时延估计器的第二输入端，第三FFT模块在逻辑控制模块控制下采集缓存到第三异步FIFO模块中的数据并对该数据进行傅立叶变换后输入到第二时延估计器的第二输入端，第四FFT模块在逻辑控制模块控制下采集缓存到第四异步FIFO模块中的数据并对该数据进行傅立叶变换后输入到第三时延估计器的第二输入端；第一时延估计器生成时延信号传送给第一分数延迟滤波器，第二时延估计器生成时延信号传送给第二分数延迟滤波器，第三时延估计器生成时延信号传送给第三分数延迟滤波器，第一分数延迟滤波器、第二分数延迟滤波器、第三分数延迟滤波器分别生成对应的校正信号，此时，四选一选择器在外部使能控制信号的控制下按顺序依次选通四选一选择器的第一输入端、第二输入端、第三输入端和第四输入端，第一SRAM存储器的输出信号、第一分数延迟滤波器输出的校正信号、第二分数延迟滤波器输出的校正信号和第三分数延迟滤波器输出的校正信号按顺序在四选一选择器的输出端输出，此时，四选一选择器的输出端的输出信号为第一SRAM存储器的输出信号、第一分数延迟滤波器输出的校正信号、第二分数延迟滤波器输出的校正信号和第三分数延迟滤波器输出的校正信号拼接成的一路数据流，数字下变频器对该路数据流进行下变频处理后将该路数据流的下变频抽取信号输出，该路数据流的下变频抽取信号由第一SRAM存储器的输出信号、第一分数延迟滤波器输出的校正信号、第二分数延迟滤波器输出的校正信号和第三分数延迟滤波器输出的校正信号的拼接后经下变频器的输出得到，下变频抽取后的信号输入到所述的第五异步FIFO模块，此时，所述的第五异步FIFO模块输出信号分为四组FFT运算长度信号，第一FFT模块首先在逻辑控制模块的控制下采集所述的第五异步FIFO中的第一组FFT运算长度信号进行频谱分析处理后得到对应的频谱分析信号缓存到第二SRAM存储器中，然后第二FFT模块在逻辑控制模块的控制下采集所述的第五异步FIFO中的第二组FFT运算长度信号进行频谱分析处理后得到对应的频谱分析信号缓存到第二SRAM存储器中，接着第三FFT模块在逻辑控制模块的控制下采集所述的第五异步FIFO中的第三组FFT运算长度信号进行频谱分析处理后得到对应的频谱分析信号缓存到第二SRAM存储器中，最后第四FFT模块在逻辑控制模块的控制下采集所述的第五异步FIFO中的第四组FFT运算长度信号进行频谱分析处理后得到对应的频谱分析信号缓存到第二SRAM存储器中，四路频谱分析信号在第二SRAM存储器中拼接而形成校正后的频谱信号，本发明中通过第一时延估计器、第二时延估计器和第三时延估计器分别计算时延误差后再分别通过第二分数延迟滤波器、第三分数延迟滤波器和第四分数延迟滤波器对时延误差进行自适应补偿，由此有效地保证采样数据的准确性，减小频谱分析的误差，提高工作稳定性；并且，在时延校正的过程中采用FFT模块对未校正前信号进行分析处理，在时延校正后，采用FFT模块对校正后信号进行频谱分析，实现了FFT模块在两个工作阶段的复用，提高了FFT模块的使用率，简化了电路结构，降低了成本；

当第一分数延迟滤波器为Farrow结构滤波器；第二分数延迟滤波器和第三分数延迟滤波器的结构与第一分数延迟滤波器相同时，四通道模数转换器中两通道间的时延是采样间隔的分数倍，Farrow结构滤波器能对小数延迟进行有效校正，各通道间的时间误差是一个动态的，因此时延值一直在变化，Farrow结构滤波器将时延值作为输入端，将时延值的多阶多项式来近似于分数延时滤波器的系数，当时延值变化时，无需改变Farrow结构滤波器的滤波系数，使得实现简单，而且应用灵活。

附图说明

图1为本发明的频谱分析模块的结构图；

图2为本发明的FFT模块的结构图；

图3为本发明的第一分数延迟滤波器的结构图；

图4为本发明的第一时延估计器的结构图；

图5为本发明的频谱分析模块得到的频谱图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图1和图2所示，一种基于自适应TIADC的频谱分析模块，包括第一模数转换器1、第二模数转换器2、第三模数转换器3、第四模数转换器4、第一分数延迟滤波器5、第二分数延迟滤波器6、第三分数延迟滤波器7、第一SRAM存储器8、第二SRAM存储器9、四选一选择器10、第一异步FIFO模块11、第二异步FIFO模块12、第三异步FIFO模块13、第四异步FIFO模块14、第五异步FIFO模块15、第一时延估计器16、第二时延估计器17、第三时延估计器18、FFT模组19、逻辑控制模块20和数字下变频器21；FFT模组19包括第一FFT模块191、第二FFT模块192、第三FFT模块193和第四FFT模块194；四选一选择器10具有第一输入端、第二输入端、第三输入端、第四输入端和使能端；第一时延估计器16、第二时延估计器17和第三时延估计器18分别具有第一输入端、第二输入端和输出端；第一FFT模块191、第二FFT模块192、第三FFT模块193和第四FFT模块194均具有输入端、输出端和控制端；第一模数转换器1的输出端和第一SRAM存储器8的输入端连接，第一SRAM存储器8的输出端分别与第一异步FIFO模块11的输入端和四选一选择器10的第一输入端连接；第二模数转换器2的输出端和第一分数延迟滤波器5的采样信号输入端连接，第一分数延迟滤波器5的输出端分别与第二异步FIFO模块12的输入端和四选一选择器10的第二输入端连接；第三模数转换器3的输出端和第二分数延迟滤波器6的采样信号输入端连接，第二分数延迟滤波器6的输出端分别与第三异步FIFO模块13的输入端和四选一选择器10的第三输入端连接；第四模数转换器4的输出端和第三分数延迟滤波器7的采样信号输入端连接，第三分数延迟滤波器7的输出端分别与第四异步FIFO模块14的输入端和四选一选择器10的第四输入端连接；第一异步FIFO模块11的输出端和第一FFT模块191的输入端连接，第二异步FIFO模块12的输出端和第二FFT模块192的输入端连接，第三异步FIFO模块13的输出端和第三FFT模块193的输入端连接，第四异步FIFO模块14的输出端和第四FFT模块194的输入端连接；第一FFT模块191的输出端分别与第一时延估计器16的第一输入端、第二时延估计器17的第一输入端和第三时延估计器18的第一输入端连接；第二FFT模块192的输出端与第一时延估计器16的第二输入端连接；第三FFT模块193的输出端与第二时延估计器17的第二输入端连接；第四FFT模块194的输出端与第三时延估计器18的第二输入端连接；第一时延估计器16的输出端和第一分数延迟滤波器5的时延信号输入端连接，第二时延估计器17的输出端和第二分数延迟滤波器6的时延信号输入端连接，第三时延估计器18的输出端和第三分数延迟滤波器7的时延信号输入端连接；四选一选择器10的输出端与数字下变频器21的输入端连接，数字下变频器21的输出端与第五异步FIFO模块15的输入端连接，第五异步FIFO模块15的输出端分别与第一FFT模块191的输入端、第二FFT模块192的输入端、第三FFT模块193的输入端和第四FFT模块194的输入端连接，第一FFT模块191的输出端、第二FFT模块192的输出端、第三FFT模块193的输出端和第四FFT模块194的输出端分别与第二SRAM存储器9的输入端连接；逻辑控制模块20分别与第一FFT模块191的控制端、第二FFT模块192的控制端、第三FFT模块193的控制端和第四FFT模块194的控制端连接；四选一选择器10的使能端接入依次选通四选一选择器10的第一输入端、第二输入端、第三输入端和第四输入端的使能控制信号。

本实施例中，第一模数转换器1、第二模数转换器2、第三模数转换器3、第四模数转换器4、第一分数延迟滤波器5、第二分数延迟滤波器6、第三分数延迟滤波器7、第一SRAM存储器8、第二SRAM存储器9、四选一选择器10、第一异步FIFO模块11、第二异步FIFO模块12、第三异步FIFO模块13、第四异步FIFO模块14、第五异步FIFO模块15、第一时延估计器16、第二时延估计器17、第三时延估计器18、逻辑控制模块20、数字下变频器21、第一FFT模块191、第二FFT模块192、第三FFT模块193和第四FFT模块194均采用其技术领域的成熟产品。

本实施例的频谱分析模块的工作过程为：第一模数转换器1、第二模数转换器2、第三模数转换器3和第四模数转换器4组成四通道模数转换器；采样时，四通道模数转换器对信号进行时间交替采样，第一模数转换器1的输出信号输入到第一SRAM存储器8中后被缓存到第一异步FIFO模块11中，第二模数转换器2的输出信号输入到第一分数延迟滤波器5中处理后被缓存到第二异步FIFO模块12中，第三模数转换器3的输出信号输入到第二分数延迟滤波器6中处理后被缓存到第三异步FIFO模块13中，第四模数转换器4的输出信号输入到第三分数延迟滤波器7中处理后被缓存到第四异步FIFO模块14中；第一FFT模块191在逻辑控制模块20控制下采集缓存到第一异步FIFO模块11中的数据并对该数据进行傅立叶变换后分别输入到第一时延估计器16的第一输入端、第二时延估计器17的第一输入端和第三时延估计器18的第一输入端，第二FFT模块192在逻辑控制模块20控制下采集缓存到第二异步FIFO模块12中的数据并对该数据进行傅立叶变换后输入到第一时延估计器16的第二输入端，第三FFT模块193在逻辑控制模块20控制下采集缓存到第三异步FIFO模块13中的数据并对该数据进行傅立叶变换后输入到第二时延估计器17的第二输入端，第四FFT模块194在逻辑控制模块20控制下采集缓存到第四异步FIFO模块14中的数据并对该数据进行傅立叶变换后输入到第三时延估计器18的第二输入端；第一时延估计器16生成时延信号传送给第一分数延迟滤波器5，第二时延估计器17生成时延信号传送给第二分数延迟滤波器6，第三时延估计器18生成时延信号传送给第三分数延迟滤波器7，第一分数延迟滤波器5、第二分数延迟滤波器6、第三分数延迟滤波器7分别生成对应的校正信号，此时，四选一选择器10在外部使能控制信号的控制下按顺序依次选通四选一选择器10的第一输入端、第二输入端、第三输入端和第四输入端，第一SRAM存储器8的输出信号、第一分数延迟滤波器5输出的校正信号、第二分数延迟滤波器6输出的校正信号和第三分数延迟滤波器7输出的校正信号按顺序在四选一选择器10的输出端输出，此时，四选一选择器10的输出端的输出信号为第一SRAM存储器8的输出信号、第一分数延迟滤波器5输出的校正信号、第二分数延迟滤波器6输出的校正信号和第三分数延迟滤波器7输出的校正信号拼接成的一路数据流，数字下变频器21对该路数据流进行下变频抽取处理后将该路数据流的下变频抽取信号输出，该路数据流的下变频抽取信号由第一SRAM存储器8的输出信号、第一分数延迟滤波器5输出的校正信号、第二分数延迟滤波器6输出的校正信号和第三分数延迟滤波器7输出的校正信号拼接后经下变频器的输出得到，下变频抽取信号输入到所述的第五异步FIFO模块15，此时，所述的第五异步FIFO模块15输出信号分为四组FFT运算长度信号，第一FFT模块191首先在逻辑控制模块20的控制下采集所述的第五异步FIFO模块15中的第一组FFT运算长度信号进行频谱分析处理后得到对应的频谱分析信号缓存到第二SRAM存储器9中，然后第二FFT模块192在逻辑控制模块20的控制下采集所述的第五异步FIFO模块15中的第二组FFT运算长度信号进行频谱分析处理后得到对应的频谱分析信号缓存到第二SRAM存储器9中，接着第三FFT模块193在逻辑控制模块20的控制下采集所述的第五异步FIFO模块15中的第三组FFT运算长度信号进行频谱分析处理后得到对应的频谱分析信号缓存到第二SRAM存储器9中，最后第四FFT模块194在逻辑控制模块20的控制下采集所述的第五异步FIFO模块15中的第四组FFT运算长度信号进行频谱分析处理后得到对应的频谱分析信号缓存到第二SRAM存储器9中，四路频谱分析信号在第二SRAM存储器9中拼接而形成校正后的频谱信号。

实施例二：如图1和图2所示，一种基于自适应TIADC的频谱分析模块，包括第一模数转换器1、第二模数转换器2、第三模数转换器3、第四模数转换器4、第一分数延迟滤波器5、第二分数延迟滤波器6、第三分数延迟滤波器7、第一SRAM存储器8、第二SRAM存储器9、四选一选择器10、第一异步FIFO模块11、第二异步FIFO模块12、第三异步FIFO模块13、第四异步FIFO模块14、第五异步FIFO模块15、第一时延估计器16、第二时延估计器17、第三时延估计器18、FFT模组19、逻辑控制模块20和数字下变频器21；FFT模组19包括第一FFT模块191、第二FFT模块192、第三FFT模块193和第四FFT模块194；四选一选择器10具有第一输入端、第二输入端、第三输入端、第四输入端和使能端；第一时延估计器16、第二时延估计器17和第三时延估计器18分别具有第一输入端、第二输入端和输出端；第一FFT模块191、第二FFT模块192、第三FFT模块193和第四FFT模块194均具有输入端、输出端和控制端；第一模数转换器1的输出端和第一SRAM存储器8的输入端连接，第一SRAM存储器8的输出端分别与第一异步FIFO模块11的输入端和四选一选择器10的第一输入端连接；第二模数转换器2的输出端和第一分数延迟滤波器5的采样信号输入端连接，第一分数延迟滤波器5的输出端分别与第二异步FIFO模块12的输入端和四选一选择器10的第二输入端连接；第三模数转换器3的输出端和第二分数延迟滤波器6的采样信号输入端连接，第二分数延迟滤波器6的输出端分别与第三异步FIFO模块13的输入端和四选一选择器10的第三输入端连接；第四模数转换器4的输出端和第三分数延迟滤波器7的采样信号输入端连接，第三分数延迟滤波器7的输出端分别与第四异步FIFO模块14的输入端和四选一选择器10的第四输入端连接；第一异步FIFO模块11的输出端和第一FFT模块191的输入端连接，第二异步FIFO模块12的输出端和第二FFT模块192的输入端连接，第三异步FIFO模块13的输出端和第三FFT模块193的输入端连接，第四异步FIFO模块14的输出端和第四FFT模块194的输入端连接；第一FFT模块191的输出端分别与第一时延估计器16的第一输入端、第二时延估计器17的第一输入端和第三时延估计器18的第一输入端连接；第二FFT模块192的输出端与第一时延估计器16的第二输入端连接；第三FFT模块193的输出端与第二时延估计器17的第二输入端连接；第四FFT模块194的输出端与第三时延估计器18的第二输入端连接；第一时延估计器16的输出端和第一分数延迟滤波器5的时延信号输入端连接，第二时延估计器17的输出端和第二分数延迟滤波器6的时延信号输入端连接，第三时延估计器18的输出端和第三分数延迟滤波器7的时延信号输入端连接；四选一选择器10的输出端与数字下变频器21的输入端连接，数字下变频器21的输出端与第五异步FIFO模块15的输入端连接，第五异步FIFO模块15的输出端分别与第一FFT模块191的输入端、第二FFT模块192的输入端、第三FFT模块193的输入端和第四FFT模块194的输入端连接，第一FFT模块191的输出端、第二FFT模块192的输出端、第三FFT模块193的输出端和第四FFT模块194的输出端分别与第二SRAM存储器9的输入端连接；逻辑控制模块20分别与第一FFT模块191的控制端、第二FFT模块192的控制端、第三FFT模块193的控制端和第四FFT模块194的控制端连接；四选一选择器10的使能端接入依次选通四选一选择器10的第一输入端、第二输入端、第三输入端和第四输入端的使能控制信号。

本实施例中，第一分数延迟滤波器5为Farrow结构滤波器；第二分数延迟滤波器6和第三分数延迟滤波器7的结构与第一分数延迟滤波器5相同。

如图3所示，第一分数延迟滤波器5包括四个结构相同的有限脉冲滤波器、三个结构相同的乘法器和三个结构相同的加法器，有限脉冲滤波器具有信号输入端、信号输出端和时钟控制端，四个结构相同的有限脉冲滤波器分别为第一有限脉冲滤波器51、第二有限脉冲滤波器52、第三有限脉冲滤波器53和第四有限脉冲滤波器54，乘法器具有第一乘数输入端、第二乘数输入端和输出端，三个结构相同的乘法器分别为第一乘法器55、第二乘法器56和第三乘法器57，加法器具有第一加数输入端、第二加数输入端和输出端，三个结构相同的加法器分别为第一加法器58、第二加法器59和第三加法器60；第一有限脉冲滤波器51的信号输入端、第二有限脉冲滤波器52的信号输入端、第三有限脉冲滤波器53的信号输入端和第四有限脉冲滤波器54的信号输入端连接且其连接端为第一分数延迟滤波器5的采样信号输入端；第一有限脉冲滤波器51的时钟控制端、第二有限脉冲滤波器52的时钟控制端、第三有限脉冲滤波器53的时钟控制端和第四有限脉冲滤波器54的时钟控制端连接且其连接端为第一分数延迟滤波器5的时钟控制端，第一分数延迟滤波器5的时钟控制端接入采样时钟；第四有限脉冲滤波器54的输出端和第一乘法器55的第一乘数输入端连接，第三有限脉冲滤波器53的输出端和第一加法器58的第一加数输入端连接，第二有限脉冲滤波器52的输出端和第二加法器59的第一加数输入端连接，第一有限脉冲滤波器51的输出端和第三加法器60的第一加数输入端连接；第一乘法器55的第二乘数输入端、第二乘法器56的第二乘数输入端和第三乘法器57的第二乘数输入端连接且其连接端为第一分数延迟滤波器5的时延信号输入端；第一乘法器55的输出端和第一加法器58的第二加数输入端连接，第一加法器58的输出端和第二乘法器56的第一乘数输入端连接，第二乘法器56的输出端和第二加法器59的第二加数输入端连接，第二加法器59的输出端和第三乘法器57的第一乘数输入端连接，第三乘法器57的输出端和第三加法器60的第二加数输入端连接，第三加法器60的输出端为第一分数延迟滤波器5的输出端。

本实施例中，第一模数转换器1、第二模数转换器2、第三模数转换器3、第四模数转换器4、第一SRAM存储器8、第二SRAM存储器9、四选一选择器10、第一异步FIFO模块11、第二异步FIFO模块12、第三异步FIFO模块13、第四异步FIFO模块14、第五异步FIFO模块15、第一时延估计器16、第二时延估计器17、第三时延估计器18、逻辑控制模块20、数字下变频器21、第一FFT模块191、第二FFT模块192、第三FFT模块193、第四FFT模块194、有限脉冲滤波器、乘法器和加法器均采用其技术领域的成熟产品。

实施例三：如图1和图2所示，一种基于自适应TIADC的频谱分析模块，包括第一模数转换器1、第二模数转换器2、第三模数转换器3、第四模数转换器4、第一分数延迟滤波器5、第二分数延迟滤波器6、第三分数延迟滤波器7、第一SRAM存储器8、第二SRAM存储器9、四选一选择器10、第一异步FIFO模块11、第二异步FIFO模块12、第三异步FIFO模块13、第四异步FIFO模块14、第五异步FIFO模块15、第一时延估计器16、第二时延估计器17、第三时延估计器18、FFT模组19、逻辑控制模块20和数字下变频器21；FFT模组19包括第一FFT模块191、第二FFT模块192、第三FFT模块193和第四FFT模块194；四选一选择器10具有第一输入端、第二输入端、第三输入端、第四输入端和使能端；第一时延估计器16、第二时延估计器17和第三时延估计器18分别具有第一输入端、第二输入端和输出端；第一FFT模块191、第二FFT模块192、第三FFT模块193和第四FFT模块194均具有输入端、输出端和控制端；第一模数转换器1的输出端和第一SRAM存储器8的输入端连接，第一SRAM存储器8的输出端分别与第一异步FIFO模块11的输入端和四选一选择器10的第一输入端连接；第二模数转换器2的输出端和第一分数延迟滤波器5的采样信号输入端连接，第一分数延迟滤波器5的输出端分别与第二异步FIFO模块12的输入端和四选一选择器10的第二输入端连接；第三模数转换器3的输出端和第二分数延迟滤波器6的采样信号输入端连接，第二分数延迟滤波器6的输出端分别与第三异步FIFO模块13的输入端和四选一选择器10的第三输入端连接；第四模数转换器4的输出端和第三分数延迟滤波器7的采样信号输入端连接，第三分数延迟滤波器7的输出端分别与第四异步FIFO模块14的输入端和四选一选择器10的第四输入端连接；第一异步FIFO模块11的输出端和第一FFT模块191的输入端连接，第二异步FIFO模块12的输出端和第二FFT模块192的输入端连接，第三异步FIFO模块13的输出端和第三FFT模块193的输入端连接，第四异步FIFO模块14的输出端和第四FFT模块194的输入端连接；第一FFT模块191的输出端分别与第一时延估计器16的第一输入端、第二时延估计器17的第一输入端和第三时延估计器18的第一输入端连接；第二FFT模块192的输出端与第一时延估计器16的第二输入端连接；第三FFT模块193的输出端与第二时延估计器17的第二输入端连接；第四FFT模块194的输出端与第三时延估计器18的第二输入端连接；第一时延估计器16的输出端和第一分数延迟滤波器5的时延信号输入端连接，第二时延估计器17的输出端和第二分数延迟滤波器6的时延信号输入端连接，第三时延估计器18的输出端和第三分数延迟滤波器7的时延信号输入端连接；四选一选择器10的输出端与数字下变频器21的输入端连接，数字下变频器21的输出端与第五异步FIFO模块15的输入端连接，第五异步FIFO模块15的输出端分别与第一FFT模块191的输入端、第二FFT模块192的输入端、第三FFT模块193的输入端和第四FFT模块194的输入端连接，第一FFT模块191的输出端、第二FFT模块192的输出端、第三FFT模块193的输出端和第四FFT模块194的输出端分别与第二SRAM存储器9的输入端连接；逻辑控制模块20分别与第一FFT模块191的控制端、第二FFT模块192的控制端、第三FFT模块193的控制端和第四FFT模块194的控制端连接；四选一选择器10的使能端接入依次选通四选一选择器10的第一输入端、第二输入端、第三输入端和第四输入端的使能控制信号。

本实施例中，第一分数延迟滤波器5为Farrow结构滤波器；第二分数延迟滤波器6和第三分数延迟滤波器7的结构与第一分数延迟滤波器5相同。

如图3所示，第一分数延迟滤波器5包括四个结构相同的有限脉冲滤波器、三个结构相同的乘法器和三个结构相同的加法器，有限脉冲滤波器具有信号输入端、信号输出端和时钟控制端，四个结构相同的有限脉冲滤波器分别为第一有限脉冲滤波器51、第二有限脉冲滤波器52、第三有限脉冲滤波器53和第四有限脉冲滤波器54，乘法器具有第一乘数输入端、第二乘数输入端和输出端，三个结构相同的乘法器分别为第一乘法器55、第二乘法器56和第三乘法器57，加法器具有第一加数输入端、第二加数输入端和输出端，三个结构相同的加法器分别为第一加法器58、第二加法器59和第三加法器60；第一有限脉冲滤波器51的信号输入端、第二有限脉冲滤波器52的信号输入端、第三有限脉冲滤波器53的信号输入端和第四有限脉冲滤波器54的信号输入端连接且其连接端为第一分数延迟滤波器5的采样信号输入端；第一有限脉冲滤波器51的时钟控制端、第二有限脉冲滤波器52的时钟控制端、第三有限脉冲滤波器53的时钟控制端和第四有限脉冲滤波器54的时钟控制端连接且其连接端为第一分数延迟滤波器5的时钟控制端，第一分数延迟滤波器5的时钟控制端接入采样时钟；第四有限脉冲滤波器54的输出端和第一乘法器55的第一乘数输入端连接，第三有限脉冲滤波器53的输出端和第一加法器58的第一加数输入端连接，第二有限脉冲滤波器52的输出端和第二加法器59的第一加数输入端连接，第一有限脉冲滤波器51的输出端和第三加法器60的第一加数输入端连接；第一乘法器55的第二乘数输入端、第二乘法器56的第二乘数输入端和第三乘法器57的第二乘数输入端连接且其连接端为第一分数延迟滤波器5的时延信号输入端；第一乘法器55的输出端和第一加法器58的第二加数输入端连接，第一加法器58的输出端和第二乘法器56的第一乘数输入端连接，第二乘法器56的输出端和第二加法器59的第二加数输入端连接，第二加法器59的输出端和第三乘法器57的第一乘数输入端连接，第三乘法器57的输出端和第三加法器60的第二加数输入端连接，第三加法器60的输出端为第一分数延迟滤波器5的输出端。

如图4所示，本实施例中，第一时延估计器16包括复数乘法器161、第三SRAM存储器162、IFFT模块163和比较器164；复数乘法器161具有第一乘数输入端、第二乘数输入端和输出端，比较器164具有第一输入端、第二输入端和输出端；复数乘法器161的第一乘数输入端为第一时延估计器16的第一输入端，复数乘法器161的第二乘数输入端为第一时延估计器16的第二输入端，复数乘法器161的输出端和第三SRAM存储器162的输入端连接，第三SRAM存储器162的输出端和IFFT模块163的输入端连接，IFFT模块163的输出端分别和比较器164第一输入端和第二输入端连接，比较器164的输出端为第一时延估计器16的输出端；第二时延估计器17和第三时延估计器18的结构与第一时延估计器16相同。

本实施例中，第一模数转换器1、第二模数转换器2、第三模数转换器3、第四模数转换器4、第一SRAM存储器8、第二SRAM存储器9、四选一选择器10、第一异步FIFO模块11、第二异步FIFO模块12、第三异步FIFO模块13、第四异步FIFO模块14、第五异步FIFO模块15、逻辑控制模块20、数字下变频器21、第一FFT模块191、第二FFT模块192、第三FFT模块193、第四FFT模块194、有限脉冲滤波器、乘法器、加法器、复数乘法器161、第三SRAM存储器162、IFFT模块163(逆傅里叶模块)和比较器164均采用其技术领域的成熟产品。

本实施例的第一模数转换器1、第二模数转换器2、第三模数转换器3和第四模数转换器4采用型号为AD7980的集成芯片，每个集成芯片的吞吐速率为1MSPS，四通道模数转换器拼接可达4MSPS。采用型号XC6SLX45-2CSG324的Xilinx FPGA产生四路同频等相位差的采样时钟控制四通道模数转换器在各自采样时钟下，进行时间交替采样。采用ISE13.1进行逻辑综合分析，一个FFT模块综合约消耗资源32个XtremeDSP和9K RAM，本发明中复用FFT结构，大大地降低了资源的开销。

采用标准信号源输出单频12KHz，幅度为1Vpp，偏移量为1V_DC的正弦波，使用本实施例的频谱分析模块采集该正弦波，每路模数转换器的采样率为600Ksps，进行TIADC采样，再作FFT的频谱分析，使用Xilinx内置开发工具ChipScope进行在线调试，本实施例的频谱分析模块TIADC的采样率为2.4Msps，频谱分析点数为1024，通过MATLAB观察本实施例的频谱分析模块输出的频谱波形如图4所示。

为验证本发明的频谱分析模块的工作稳定性，并分析其频谱分析性能，实验分别给16组信号单频正弦波作频谱分析，其输入信号频率和频谱分析频率如表1所示：

表1 频谱测试结果及相对误差

表1给出实验组输入信号的频谱分析结果及其相对误差。本发明的TIADC频谱分析模块工作采样率为2.4Msps，频谱分辨率为2.343KHz，分析最大频率为1.2MHz。由表中测试结果可知，输入信号频率低于8KHz，由于实验所工作的采样率限制，相对误差大于10％，但测量结果准确；输入信号频率在12KHz到64KHz之间，相对误差约为2％，测量值与实际值吻合较好；其它组频谱测量的相对在1％以下，测量值更精确。从实验测试结果可知，本发明的频谱分析模块工作稳定，正确地反映出输入信号的频谱信息。

Claims (4)

1.一种基于自适应TIADC的频谱分析模块，其特征在于包括第一模数转换器、第二模数转换器、第三模数转换器、第四模数转换器、第一分数延迟滤波器、第二分数延迟滤波器、第三分数延迟滤波器、第一SRAM存储器、第二SRAM存储器、四选一选择器、第一异步FIFO模块、第二异步FIFO模块、第三异步FIFO模块、第四异步FIFO模块、第五异步FIFO模块、第一时延估计器、第二时延估计器、第三时延估计器、FFT模组、逻辑控制模块和数字下变频器；所述的FFT模组包括第一FFT模块、第二FFT模块、第三FFT模块和第四FFT模块；

所述的四选一选择器具有第一输入端、第二输入端、第三输入端、第四输入端和使能端；所述的第一时延估计器、所述的第二时延估计器和所述的第三时延估计器分别具有第一输入端、第二输入端和输出端；所述的第一FFT模块、所述的第二FFT模块、所述的第三FFT模块和所述的第四FFT模块均具有输入端、输出端和控制端；

所述的第一模数转换器的输出端和所述的第一SRAM存储器的输入端连接，所述的第一SRAM存储器的输出端分别与所述的第一异步FIFO模块的输入端和所述的四选一选择器的第一输入端连接；所述的第二模数转换器的输出端和所述的第一分数延迟滤波器的采样信号输入端连接，所述的第一分数延迟滤波器的输出端分别与所述的第二异步FIFO模块的输入端和所述的四选一选择器的第二输入端连接；所述的第三模数转换器的输出端和所述的第二分数延迟滤波器的采样信号输入端连接，所述的第二分数延迟滤波器的输出端分别与所述的第三异步FIFO模块的输入端和所述的四选一选择器的第三输入端连接；所述的第四模数转换器的输出端和所述的第三分数延迟滤波器的采样信号输入端连接，所述的第三分数延迟滤波器的输出端分别与所述的第四异步FIFO模块的输入端和所述的四选一选择器的第四输入端连接；所述的第一异步FIFO模块的输出端和所述的第一FFT模块的输入端连接，所述的第二异步FIFO模块的输出端和所述的第二FFT模块的输入端连接，所述的第三异步FIFO模块的输出端和所述的第三FFT模块的输入端连接，所述的第四异步FIFO模块的输出端和所述的第四FFT模块的输入端连接；

所述的第一FFT模块的输出端分别与所述的第一时延估计器的第一输入端、所述的第二时延估计器的第一输入端和所述的第三时延估计器的第一输入端连接；所述的第二FFT模块的输出端与所述的第一时延估计器的第二输入端连接；所述的第三FFT模块的输出端与所述的第二时延估计器的第二输入端连接；所述的第四FFT模块的输出端与所述的第三时延估计器的第二输入端连接；所述的第一时延估计器的输出端和所述的第一分数延迟滤波器的时延信号输入端连接，所述的第二时延估计器的输出端和所述的第二分数延迟滤波器的时延信号输入端连接，所述的第三时延估计器的输出端和所述的第三分数延迟滤波器的时延信号输入端连接；

所述的四选一选择器的输出端与所述的数字下变频器的输入端连接，所述的数字下变频器的输出端与所述的第五异步FIFO模块的输入端连接，所述的第五异步FIFO模块的输出端分别与所述的第一FFT模块的输入端、所述的第二FFT模块的输入端、所述的第三FFT模块的输入端和所述的第四FFT模块的输入端连接，所述的第一FFT模块的输出端、所述的第二FFT模块的输出端、所述的第三FFT模块的输出端和所述的第四FFT模块的输出端分别与所述的第二SRAM存储器的输入端连接；

所述的逻辑控制模块分别与所述的第一FFT模块的控制端、所述的第二FFT模块的控制端、所述的第三FFT模块的控制端和所述的第四FFT模块的控制端连接；所述的四选一选择器的使能端接入依次选通所述的四选一选择器的第一输入端、第二输入端、第三输入端和第四输入端的使能控制信号；

所述的第一模数转换器、所述的第二模数转换器、所述的第三模数转换器和所述的第四模数转换器组成四通道模数转换器；采样时，四通道模数转换器对信号进行时间交替采样，所述的第一模数转换器的输出信号输入到第一SRAM存储器中后被缓存到第一异步FIFO模块中，所述的第二模数转换器的输出信号输入到所述的第一分数延迟滤波器中处理后被缓存到所述的第二异步FIFO模块中，所述的第三模数转换器的输出信号输入到所述的第二分数延迟滤波器中处理后被缓存到所述的第三异步FIFO模块中，所述的第四模数转换器的输出信号输入到所述的第三分数延迟滤波器中处理后被缓存到所述的第四异步FIFO模块中；所述的第一FFT模块在所述的逻辑控制模块控制下采集缓存到所述的第一异步FIFO模块中的数据并对该数据进行傅立叶变换后分别输入到所述的第一时延估计器的第一输入端、所述的第二时延估计器的第一输入端和所述的第三时延估计器的第一输入端，所述的第二FFT模块在所述的逻辑控制模块控制下采集缓存到所述的第二异步FIFO模块中的数据并对该数据进行傅立叶变换后输入到所述的第一时延估计器的第二输入端，所述的第三FFT模块在所述的逻辑控制模块控制下采集缓存到所述的第三异步FIFO模块中的数据并对该数据进行傅立叶变换后输入到所述的第二时延估计器的第二输入端，所述的第四FFT模块在所述的逻辑控制模块控制下采集缓存到所述的第四异步FIFO模块中的数据并对该数据进行傅立叶变换后输入到所述的第三时延估计器的第二输入端；所述的第一时延估计器生成时延信号传送给所述的第一分数延迟滤波器，所述的第二时延估计器生成时延信号传送给所述的第二分数延迟滤波器，所述的第三时延估计器生成时延信号传送给所述的第三分数延迟滤波器，所述的第一分数延迟滤波器、所述的第二分数延迟滤波器、所述的第三分数延迟滤波器分别生成对应的校正信号，此时，所述的四选一选择器在外部使能控制信号的控制下按顺序依次选通所述的四选一选择器的第一输入端、第二输入端、第三输入端和第四输入端，所述的第一SRAM存储器的输出信号、所述的第一分数延迟滤波器输出的校正信号、所述的第二分数延迟滤波器输出的校正信号和所述的第三分数延迟滤波器输出的校正信号按顺序在所述的四选一选择器的输出端输出，此时，所述的四选一选择器的输出端的输出信号为所述的第一SRAM存储器的输出信号、所述的第一分数延迟滤波器输出的校正信号、所述的第二分数延迟滤波器输出的校正信号和所述的第三分数延迟滤波器输出的校正信号拼接成的一路数据流，所述的数字下变频器对该路数据流进行下变频抽取处理后将该路数据流的下变频抽取信号输出，该路数据流的下变频抽取信号由所述的第一SRAM存储器的输出信号、所述的第一分数延迟滤波器输出的校正信号、所述的第二分数延迟滤波器输出的校正信号和所述的第三分数延迟滤波器输出的校正信号拼接后经下变频器输出得到，下变频抽取信号输入到所述的第五异步FIFO模块，此时，所述的第五异步FIFO模块输出信号分为四组FFT运算长度信号，所述的第一FFT模块首先在所述的逻辑控制模块的控制下采集所述的第五异步FIFO模块中的第一组FFT运算长度信号进行频谱分析处理后得到对应的频谱分析信号缓存到第二SRAM存储器中，然后所述的第二FFT模块在所述的逻辑控制模块的控制下采集所述的第五异步FIFO模块中的第二组FFT运算长度信号进行频谱分析处理后得到对应的频谱分析信号缓存到第二SRAM存储器中，接着所述的第三FFT模块在所述的逻辑控制模块的控制下采集所述的第五异步FIFO模块中的第三组FFT运算长度信号进行频谱分析处理后得到对应的频谱分析信号缓存到第二SRAM存储器中，最后所述的第四FFT模块在所述的逻辑控制模块的控制下采集所述的第五异步FIFO模块中的第四组FFT运算长度信号进行频谱分析处理后得到对应的频谱分析信号缓存到第二SRAM存储器中，四路频谱分析信号在所述的第二SRAM存储器中拼接而形成校正后的频谱信号。

2.根据权利要求1所述的一种基于自适应TIADC的频谱分析模块，其特征在于所述的第一分数延迟滤波器为Farrow结构滤波器；所述的第二分数延迟滤波器和所述的第三分数延迟滤波器的结构与所述的第一分数延迟滤波器相同。

3.根据权利要求2所述的一种基于自适应TIADC的频谱分析模块，其特征在于所述的第一分数延迟滤波器包括四个结构相同的有限脉冲滤波器、三个结构相同的乘法器和三个结构相同的加法器，所述的有限脉冲滤波器具有信号输入端、信号输出端和时钟控制端，四个结构相同的有限脉冲滤波器分别为第一有限脉冲滤波器、第二有限脉冲滤波器、第三有限脉冲滤波器和第四有限脉冲滤波器，所述的乘法器具有第一乘数输入端、第二乘数输入端和输出端，三个结构相同的乘法器分别为第一乘法器、第二乘法器和第三乘法器，所述的加法器具有第一加数输入端、第二加数输入端和输出端，三个结构相同的加法器分别为第一加法器、第二加法器和第三加法器；

所述的第一有限脉冲滤波器的信号输入端、所述的第二有限脉冲滤波器的信号输入端、所述的第三有限脉冲滤波器的信号输入端和所述的第四有限脉冲滤波器的信号输入端连接且其连接端为所述的第一分数延迟滤波器的采样信号输入端；

所述的第一有限脉冲滤波器的时钟控制端、所述的第二有限脉冲滤波器的时钟控制端、所述的第三有限脉冲滤波器的时钟控制端和所述的第四有限脉冲滤波器的时钟控制端连接且其连接端为所述的第一分数延迟滤波器的时钟控制端，所述的第一分数延迟滤波器的时钟控制端接入采样时钟；

所述的第四有限脉冲滤波器的输出端和所述的第一乘法器的第一乘数输入端连接，所述的第三有限脉冲滤波器的输出端和所述的第一加法器的第一加数输入端连接，所述的第二有限脉冲滤波器的输出端和所述的第二加法器的第一加数输入端连接，所述的第一有限脉冲滤波器的输出端和所述的第三加法器的第一加数输入端连接；

所述的第一乘法器的第二乘数输入端、所述的第二乘法器的第二乘数输入端和所述的第三乘法器的第二乘数输入端连接且其连接端为所述的第一分数延迟滤波器的时延信号输入端；

所述的第一乘法器的输出端和所述的第一加法器的第二加数输入端连接，所述的第一加法器的输出端和所述的第二乘法器的第一乘数输入端连接，所述的第二乘法器的输出端和所述的第二加法器的第二加数输入端连接，所述的第二加法器的输出端和所述的第三乘法器的第一乘数输入端连接，所述的第三乘法器的输出端和所述的第三加法器的第二加数输入端连接，所述的第三加法器的输出端为所述的第一分数延迟滤波器的输出端。

4.根据权利要求1所述的一种基于自适应TIADC的频谱分析模块，其特征在于所述的第一时延估计器包括复数乘法器、第三SRAM存储器、IFFT模块和比较器；所述的复数乘法器具有第一乘数输入端、第二乘数输入端和输出端，所述的比较器具有第一输入端、第二输入端和输出端；所述的复数乘法器的第一乘数输入端为所述的第一时延估计器的第一输入端，所述的复数乘法器的第二乘数输入端为所述的第一时延估计器的第二输入端，所述的复数乘法器的输出端和所述的第三SRAM存储器的输入端连接，所述的第三SRAM存储器的输出端和所述的IFFT模块的输入端连接，所述的IFFT模块的输出端分别和所述的比较器第一输入端和第二输入端连接，所述的比较器的输出端为所述的第一时延估计器的输出端；所述的第二时延估计器和所述的第三时延估计器的结构与所述的第一时延估计器相同。