CN110208601A - 基于fpga的瞬时测频方法及其数字接收机 - Google Patents

Abstract

本发明公开了一种基于FPGA的瞬时测频方法及其数字接收机。方法包括：将原始数据流延迟b个时钟周期后同当前数据流形成两个实序列，两个实序列分别作为实部和虚部得到复数原始数据流信号；将复数原始数据流信号按位宽分别输入FFT运算模块，并对FFT模运算模块的输出进行蝶形运算后输入分解电路得到两个实序列各自对应的频谱；根据两个复数频谱计算噪声门限；根据噪声门限和设定的信噪比裕量，并采用极值寻找得到粗测频信号；根据噪声门限、信噪比裕量和粗测频信号实现脉冲同步信号的解调并输出；根据粗测频信号和复数频谱得到粗测频信号对应的实部数值和虚部数值；采用相位差法测频；最后数据融合输出测频结果。数字接收机包括集成了上述方法的FPGA实现。

Description

基于FPGA的瞬时测频方法及其数字接收机

技术领域

本发明涉及通信领域，具体涉及一种基于FPGA的瞬时测频方法及其数字接收机。

背景技术

雷达接收系统中，模拟测频系统(IFM)接收机用于实时测量雷达脉冲信号的关键参数，如：频率、振幅和脉冲宽度。然而，由于IFM的架构固有的局限，使得该系统无法测量重叠的信号，且测频精度较低。

发明内容

针对现有技术中的上述不足，本发明旨在提供一种测频精度高的基于FPGA的瞬时测频方法及其数字接收机。

为了达到上述发明创造的目的，本发明采用的技术方案为：

提供一种基于FPGA的瞬时测频方法，其包括：

S1、FPGA接收ADC采集的至少一个信道的采样率为f_s原始数据流信号g[n]，n为非零自然数且最大值为2^y，y为非零自然数；

S2、将原始数据流信号g[n]延迟b个时钟周期得到h[n]，并同当前未延迟的原始数据流信号g[n]形成两个实序列，两个实序列分别作为实部和虚部而得到复数原始数据流信号x[n]，b为非零自然数；

S3、将复数原始数据流信号x[n]按位宽顺序分别输入一个2^a点的FFT运算模块，a为非零自然数，并对FFT运算模块的输出进行蝶形运算，之后输入分解电路得到两个实序列各自对应的复数频谱G[k]和H[k]，k为非零自然数；

S4、对两个复数频谱G[k]和H[k]分别进行求模得到信号功率谱A{G[k]}和A{H[k]}，根据信号功率谱A{G[k]}和A{H[k]}分别计算信号功率谱A{G[k]}和A{H[k]}各自的噪声门限；

S5、根据噪声门限和设定的信噪比裕量对噪声门限进行恒虚警CFAR检测得到2^c个频段的信号，对2^c个频段的信号中有效信号进行极值寻找得到复数频谱G[k]和H[k]各自的粗测频信号A{G[i]}和A{H[i]}，c为非零自然数，i为对应粗测频信号所在序列位置序号；

S6、根据噪声门限、信噪比裕量以及粗测频信号A{G[i]}和A{H[i]}实现脉冲同步信号的解调并输出；

S7.根据复数频谱G[k]和H[k]以及粗测频信号A{G[i]}和A{H[i]}得到粗测频信号A{G[i]}和A{H[i]}各自对应的复数数值G[i]和H[i]；

S8.利用粗测频信号A{G[i]}和A{H[i]}以及复数数值G[i]和H[i]，通过相位差测频算法对粗测频信号A{G[i]}和A{H[i]}进行测频得到测频结果freq_精。

S9.若信道的数量为1个，将测频结果输出；若信道的数量大于1个，对所有信道的测频结果freq_精进行数据融合后输出。

进一步地，在步骤S3中，分解电路用于辅助实现单个N点DFT计算电路完成两个N点DFT运算。

进一步地，freq_精的计算公式为：

其中，freq_粗为粗测频信号A{G[i]}和A{H[i]}的频率码，Δθ为粗测频信号A{G[i]}和R_e1、I_m1、R_e2和I_m2分别为复数数值G[i]和H[i]的实部和虚部，

另一方面，提供一种数字接收机，其包括集成了本方案设计的方法的FPGA实现电路。

本发明的有益效果为：

由于蝶形运算的高精度旋转因子，且每个蝶形运算需要4个乘法器单元，提高了信号处理的质量，并且能够解决IFM系统不能对重叠的多信号测量的难题。

由于FPGA内部的乘法器单元比较丰富，所以在时域到频域变换过程中，不再通过简化旋转因子等措施来降低硬件资源的使用，使得本方法得到的测频信息显然优于简化旋转因子后得到的测频信息，不但能更高精度识别信号频谱，还具多信号备识别能力。并且相位差法测频可以将频率计算精度提升64-1024倍(相当于百万点FFT运算)，其测频精度远远大于通过增加FFT运算点数的方法。

本方案的方法不仅适用于单比特ADC，而且适用于各种高速ADC，并且能够接受多种采样频率的信号。

本方案的方法在FPGA中使用了多相并行运算电路结构，已经具备比同类产品更好的响应指标，同时还具备增加信号处理并行结构的方法实现更小的响应延迟。

附图说明

图1为具体实施例中算法方法的框架图；

图2为具体实施例中采样时序图；

图3为具体实施例中数据采集和数据信号处理两个阶段的延时示意图。

具体实施方式

下面结合附图，对本发明的具体实施方式做详细说明，以便于本技术领域的技术人员理解本发明。但应该清楚，下文所描述的实施例仅仅是本发明的一部分实施例，而不是全部实施例。在不脱离所附的权利要求限定和确定的本发明的精神和范围内，本领域普通技术人员在没有做出任何创造性劳动所获得的所有其他实施例，都属于本发明的保护范围。

如图1所示，该基于FPGA的瞬时测频方法包括：

S1、FPGA接收ADC采集的至少一个信道的采样率为f_s原始数据流信号g[n]，n为非零自然数且最大值为2^y，y为非零自然数；

S2、将原始数据流信号g[n]延迟b个时钟周期得到h[n]，并同当前未延迟的原始数据流信号g[n]形成两个实序列，两个实序列分别作为实部和虚部而得到复数原始数据流信号x[n]，b为非零自然数；

S3、将复数原始数据流信号x[n]按位宽顺序分别输入一个2^a点的FFT运算模块，a为非零自然数，并对FFT运算模块的输出进行蝶形运算，之后输入分解电路得到两个实序列各自对应的复数频谱G[k]和H[k]，k为非零自然数；

S4、对两个复数频谱G[k]和H[k]分别进行求模得到信号功率谱A{G[k]}和A{H[k]}，根据信号功率谱A{G[k]}和A{H[k]}分别计算信号功率谱A{G[k]}和A{H[k]}各自的噪声门限；具体地，信号功率谱其中I为复数频谱的实部，Q为复数频谱的虚部，其中S取1024，i＝1、2、3、……、1024，A_max为信号功率谱的最大值。

S5、根据噪声门限和设定的信噪比裕量对噪声门限进行恒虚警CFAR检测得到2^c个频段的信号，对2^c个频段的信号中有效信号进行极值寻找得到复数频谱G[k]和H[k]各自的粗测频信号A{G[i]}和A{H[i]}，c为非零自然数，i为粗测频信号所在序列位置序号；具体地，恒虚警CFAR检测是利用FPGA中通过CFAR门限T＝αβ²进行计算。其中待测单元周围平均功率其中W为参与平均功率计算的数量，取值8，恒虚警概率系数因子α＝0.75。

S6、根据噪声门限、信噪比裕量以及粗测频信号A{G[i]}和A{H[i]}实现脉冲同步信号的解调并输出；即当信号高于动态计算的信噪比时，输出高电平，反之输出低电平；如果信号是连续波，则脉冲同步信号就一直为高电平。

S7.根据复数频谱G[k]和H[k]以及粗测频信号A{G[i]}和A{H[i]}得到粗测频信号A{G[i]}和A{H[i]}各自对应的复数数值G[i]和H[i]；具体地，由于帧处理结构中，对应信号的序列位置关系一定，在FPGA中反算出位置关系，根据位置关系得到两个粗测频信号对应的实部数值和虚部数值。

S8.利用粗测频信号A{G[i]}和A{H[i]}以及复数数值G[i]和H[i]，通过相位差测频算法对粗测频信号A{G[i]}和A{H[i]}进行测频得到测频结果freq_精；

S9.若信道的数量为1个，将测频结果输出；若信道的数量大于1个，对所有信道的测频结果freq_精进行数据融合后输出。

实施时，如图1所示，信道的个数为4个，即0.5～6GHz、6～10GHz、10～14GHz、14～18GHz，每个信道经过变频放大滤波的前端模拟组件后进入采样频率为12.5GHz的单比特ADC，其数据输出时钟为采样率的32分频即(390.625MHz)、数据位宽32bit，其中每一位代表一次比较结果，大于门限电压即为1，否则为0。

为了确保信号处理过程连贯和数据不丢失，在数据采样环节采用如图2所示的采样时序进行划窗采样。一帧完整信号处理数据由2次1024点采样组成、前后间隔固定采样时延，从而为相位差算法提供可能。这种采样特点保证了信道的原始数据都参与了运算的同时，还确保了部分原始数据交叉运算，使得信号处理过程连续有效。

其中，a＝5，b＝512，c＝5，y＝10，信道的原始数据输入方式为32(2^c)次采样结果并行输入，这样只需要32个时钟周期就完成1024(32×32＝1024)点数据输入，将接收到的信道数据流延迟512个时钟周期，然后同当前数据流组成单比特复数原始数据流信号。

在步骤S3中，将32个FFT运算模块输出的结果，进行1024点16位精度旋转因子的蝶形运算得到基于单比特复数原始数据输入的1024点FFT复数频谱，其中每一个蝶形运算需要4个乘法器单元，整个算法共计需要1928个乘法器单元，这样充分利用FPGA内部乘法器单元运算资源和两个实序列同时运算的复用思想，以便于算法在FPGA硬件上实现。

并且，在步骤S3中，分解电路为应用单个N点DFT计算实部和虚部的N点DFT，N＝1024。令g[n]和h[n]是长度为N的两个实序列，G[k]和H[k]分别代表其N点的DFT，(n、k)＝1、2、3、4、……、1024。这两个N点的DFT可以通过长度为N的复序列x[n]的N点DFT序列X[k]来计算，x[n]定义为：x[n]＝g[n]+jh[n]，由上式可知：g[n]＝Re{x[n]}且h[n]＝Im{x[n]}，从而得到两个1024点实序列频谱。

其中，freq_精的计算公式为：

其中，freq_粗为粗测频信号A{G[i]}和A{H[i]}的频率码，Δθ为粗测频信号A{G[i]}和R_e1、I_m1、R_e2和I_m2分别为复数数值G[i]和H[i]的实部和虚部，粗测频信号A{G[i]}和A{H[i]}的频率码相同。

由于信道的数量为4个，即0.5～6GHz、6～10GHz、10～14GHz、14～18GHz，对4个信道的测频结果freq_精进行数据融合：根据需求选择一个或多个测频结果freq_精信号输出，其中单比特ADC一般只要求测频一个信号，多比特ADC则可以分辨出更多的信号，多信号处理时，i相应取信号的个数由实际检测到的个数确定。

本方案还提供一种数字接收机，其包括集成了本方案方法的FPGA实现电路。

实施时，N＝1024，a＝5，b＝512，DAC为单比特ADC。如图3所示，数据采集和数据信号处理两个阶段分别消耗了48和344个时钟周期，时钟周期为390.625MHz，由于处理时钟是采样周期的32分频，数据采集和数据信号处理的总时延为1003.52ns，远远高于行业上1500ns响应时延的指标。帧处理间隔为32clk(81.92ns)，测频精度优于±0.1MHz(脉冲宽度大于400ns)，优于传统算法的±1MHz。结果表明，相比传统算法该算法具有更高的测频精度，更可靠的脉冲检测、更小的响应时延。

Claims (4)

1.基于FPGA的瞬时测频方法，其特征在于，包括：

S1、FPGA接收ADC采集的至少一个信道的采样率为f_s原始数据流信号g[n]，n为非零自然数且最大值为2^y，y为非零自然数；

S2、将所述原始数据流信号g[n]延迟b个时钟周期得到h[n]，并同当前未延迟的原始数据流信号g[n]形成两个实序列，两个所述实序列分别作为实部和虚部而得到复数原始数据流信号x[n]，b为非零自然数；

S3、将所述复数原始数据流信号x[n]按位宽顺序分别输入一个2^a点的FFT运算模块，a为非零自然数，并对FFT运算模块的输出进行蝶形运算，之后输入分解电路得到两个所述实序列各自对应的复数频谱G[k]和H[k]，k为非零自然数；

S4、对两个所述复数频谱G[k]和H[k]分别进行求模得到信号功率谱A{G[k]}和A{H[k]}，根据所述信号功率谱A{G[k]}和A{H[k]}分别计算信号功率谱A{G[k]}和A{H[k]}各自的噪声门限；

S5、根据所述噪声门限和设定的信噪比裕量对噪声门限进行恒虚警CFAR检测得到2^c个频段的信号，对2^c个频段的信号中有效信号进行极值寻找得到复数频谱G[k]和H[k]各自的粗测频信号A{G[i]}和A{H[i]}，c为非零自然数，i为对应粗测频信号所在序列位置序号；

S6、根据所述噪声门限、信噪比裕量以及粗测频信号A{G[i]}和A{H[i]}实现脉冲同步信号的解调并输出；

S7.根据复数频谱G[k]和H[k]以及粗测频信号A{G[i]}和A{H[i]}得到粗测频信号A{G[i]}和A{H[i]}各自对应的复数数值G[i]和H[i]；

S8.利用所述粗测频信号A{G[i]}和A{H[i]}以及复数数值G[i]和H[i]，通过相位差测频算法对粗测频信号A{G[i]}和A{H[i]}进行测频得到测频结果freq_精。

S9.若信道的数量为1个，将测频结果freq_精输出；若信道的数量大于1个，对所有信道的测频结果freq_精进行数据融合后输出。

2.根据权利要求1所述的基于FPGA的瞬时测频方法，其特征在于，在步骤S3中，分解电路用于辅助实现单个N点DFT计算电路完成两个N点DFT运算。

3.根据权利要求1或2所述的基于FPGA的瞬时测频方法，其特征在于，freq_精的计算公式为：

其中，freq_粗为粗测频信号A{G[i]}和A{H[i]}的频率码，Δθ为粗测频信号A{G[i]}和R_e1、I_m1、R_e2和I_m2分别为复数数值G[i]和H[i]的实部和虚部，

4.数字接收机，其特征在于，包括集成了权利要求1-3任一所述方法的FPGA实现电路。