CN105099455B - 对输入信号进行采样的采样电路及其控制方法 - Google Patents

对输入信号进行采样的采样电路及其控制方法 Download PDF

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Abstract

本发明提供一种对输入信号进行采样的采样电路及其控制方法。该采样电路包括信号产生电路、采样开关及控制电路，信号产生电路产生第一控制信号，采样开关具有控制节点，并用于根据控制节点的信号电平确定输入信号的采样时间，控制电路控制控制节点的信号电平，其中当控制节点的信号电平对应于第一电平时，且在改变第一控制信号的信号电平以将控制节点的信号电平调节到第二电平之前，控制电路将第一控制信号耦接到控制节点。本发明能够减少各信号路径之间的失配源，减少由失配源导致的定时偏斜。

Description

对输入信号进行采样的采样电路及其控制方法
技术领域
本发明实施例涉及信号采样技术领域，具体而言，涉及一种对输入信号进行采样的采样电路及其控制方法，其能够减少信道之间的失配源(mismatch sources)。
背景技术
传统上使用时间交错式架构实现高速及高分辨率的模数转换器(analog-to-digital converter；ADC，下文以ADC表示模数转换器)。然而，偏移误差、增益误差及定时偏斜(timing skew)可降低时间交错式ADC的性能。与偏移误差及增益误差相比，减少定时偏斜更为困难。尽管将输入信号传输到每一个信号路径(通道)所需的时间是相同的，但各信号路径之间的设备会由于过程限制而导致失配，其中失配设备即为失配源。
当前，减少定时偏斜的传统方法是使用主时钟采样技术，但在主时钟采样的控制逻辑中仍会出现设备失配。
发明内容
鉴于此，本发明实施例提供一种对输入信号进行采样的采样电路及其控制方法，能够减少各信号路径之间的失配源，减少由失配源导致的定时偏斜。
本发明一实施例提供一种对输入信号进行采样的采样电路，包括信号产生电路、采样开关及控制电路，信号产生电路用于产生第一控制信号，采样开关具有控制节点，并用于根据控制节点的信号电平确定输入信号的采样时间，控制电路用于控制控制节点的信号电平，其中当控制节点的信号电平对应于第一电平时，且在改变第一控制信号的信号电平以将控制节点的信号电平调节到第二电平之前，控制电路将第一控制信号耦接到控制节点。
本发明另一实施例提供一种采样电路的控制方法，该采样电路包括具有控制节点的采样开关，采样开关根据控制节点的信号电平确定输入信号的采样时间，该方法包括：产生第一控制信号；当控制节点的信号电平对应于第一电平时，且在改变第一控制信号的信号电平以将控制节点的信号电平调节到第二电平之前，将第一控制信号耦接到控制节点。
本发明又一实施例提供一种对输入信号进行采样的采样电路，包括信号产生电路、多个采样开关及控制电路，信号产生电路用于产生第一控制信号，每个采样开关均具有控制节点，并用于根据控制节点处的信号电平确定输入信号的采样时间，控制电路用于控制每个采样开关的控制节点的信号电平，其中当控制节点的信号电平对应于第一电平时，且在改变第一控制信号的信号电平以将控制节点的信号电平调节到第二电平之前，控制电路将第一控制信号耦接到控制节点，其中控制电路将第一控制信号交替地耦接到各采样开关的控制节点。
本发明实施例的采样电路及其控制方法，使得各信号路径之间的失配源可仅为采样开关，因此可减少失配源，并减少由失配源导致的定时偏斜。并且，通过增大采样开关的设备尺寸(例如，增大采样晶体管的门极宽度及/或门极长度)可进一步减少失配源。另外，采样电路由于可使用一个或多个底板采样及保存缓冲电路，因此还可以被融合在乘法数模转换器(multiplying digital-to-analog converter，MADC)中。
附图说明
图1是本发明一实施例的采样电路的等效示意图；
图2是图1所示的控制电路一实施例的等效示意图；
图3是图1所示的控制电路另一实施例的等效示意图；
图4是本发明另一实施例的采样电路的等效示意图；
图5是图4所示一采样开关的控制电路一实施例的等效示意图；
图6是图5所示采样开关的控制电路中多个信号的时序图；
图7是图4所示一采样开关的控制电路另一实施例的等效示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，本发明以下所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中描述的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明所保护的范围。
为减少由时间交错式采样及保持电路中各信号路径之间的失配源引起的定时偏斜，本发明实施例的采样方案利用单一控制信号(例如，主时钟信号)控制各信号路径中的采样开关，从而执行采样操作。由于该采样方案可控制采样开关的控制逻辑的时序，因此各信号路径中采样开关的控制电路之间的设备失配不会导致定时偏斜。
图1是本发明一实施例的采样电路的等效示意图。在本实施例中，采样电路100可被视为时间交错式ADC中的采样电路，该采样电路100使用底板(bottom plate)采样对各信号路径(或通道)中的信号输入(包括输入信号VIP及输入信号VIN)进行采样。如图1所示，采样电路100包括多个输入开关SWP及SWN、多个电容器CP及CN、采样开关MSS、多个晶体管开关MSP及MSN、信号产生电路110以及控制电路120。
在跟踪/采样模式中，输入开关SWP将输入信号VIP耦接到电容器CP的端子TP2，采样开关MSS及晶体管开关MSP及MSN接通并对输入信号VIP进行采样，其中输入信号VIP的采样时间主要取决于采样开关MSS的开关状态。在保持模式中，电容器CP的端子TP2耦接到接地电平(图1中未示出)而非耦接到输入信号VIP，采样开关MSS及晶体管开关MSP及MSN断开。类似地，输入开关SWN可将输入信号VIN选择性地耦接到电容器CN的端子TN2，且输入信号VIN的采样时间主要取决于采样开关MSS的开关状态。鉴于所属领域的技术人员应理解采样及保持操作，故为简洁起见，此处不再予以赘述。
在本实施例中，输入开关SWP可为自举开关(bootstrap switch)，包括电平移位电路(level shift circuit)VDP及晶体管MIP，输入开关SWN亦可为自举开关，包括电平移位电路VDN及晶体管MIN。
再次参阅图1所示，采样开关MSS具有控制节点NCTS、连接节点NCS1及连接节点NCS2，其中连接节点NCS1耦接到电容器CP的端子TP1，连接节点NCS2耦接到电容器CN的端子TN1，且采样开关MSS可根据控制节点NCTS处的信号电平来确定对输入信号的采样时间。
晶体管开关MSP具有控制节点NCTP、连接节点NCP1及连接节点NCP2，其中控制节点NCTP耦接到采样开关MSS的控制节点NCTS，连接节点NCP1耦接到预定电压VCM(例如共模电压(common mode voltage))，连接节点NCP2耦接到采样电路MSS的连接节点NCS1。晶体管开关MSN具有控制节点NCTN、连接节点NCN1及连接节点NCN2，其中控制节点NCTN耦接到采样开关MSS的控制节点NCTS，连接节点NCN1耦接到采样开关MSS的连接节点NCS2，连接节点NCN2耦接到预定电压VCM。
信号产生电路110用于对控制电路120产生控制信号CKM(例如，主时钟信号)，且控制电路120可根据控制信号CKM调节采样开关MSS的控制节点NCTS的信号电平，从而控制采样开关MSS的开关状态。例如，当控制节点NCTS的信号电平对应于第一电平(例如低电平)时，采样开关MSS接通，当控制节点NCTS的信号电平对应于与所述第一电平不同的第二电平(例如高电平)时，采样开关MSS断开。
为减小由于各信号路径之间的设备失配造成的定时偏斜，当欲将控制节点NCTS的信号电平从第一电平调节到第二电平(即，切换采样开关MSS的开关状态)时，控制电路120可在控制信号CKM的信号电平变化到预定电平以调节控制节点NCTS的信号电平之前，将控制信号CKM耦接到控制节点NCTS。换言之，在控制信号CKM耦接到控制节点NCTS之后，控制信号CKM的信号电平变化到预定电平以将控制节点NCTS的信号电平调节到第二电平。当具有预定电平的控制信号CKM通过控制电路120传输到控制节点NCTS时，信号路径或通道可被视为等效于包括电阻器的电路。以下将进行进一步的详细说明。
图2是图1所示的控制电路120一实施例的等效示意图。结合图1和图2所示，信号产生电路110还可对控制电路220产生控制信号CKMUX，控制电路220包括但不限于晶体管M及电平移位电路224。晶体管M具有控制节点NC、连接节点NCA及连接节点NCB，其中连接节点NCA耦接到采样开关MSS的控制节点NCTS，连接节点NCB耦接到控制信号CKM。电平移位电路224耦接于控制节点NC与连接节点NCB之间，并被配置成根据控制信号CKMUX增大控制节点NC与连接节点NCB之间的电压差，换言之，电平移位电路224为升压电路(voltage boosting circuit)，且自举开关包括晶体管M及电平移位电路224。
在改变控制信号CKM的信号电平以调节控制节点NCTS的信号电平之前，可将控制信号CKM耦接到控制节点NCTS。具体而言，当控制节点NCTS的信号电平对应于第一电平时，通过控制信号CKMUX增大控制节点NC与连接节点NCB之间的电压差，信号移位电路224可在控制信号CKM的信号电平变化到预定电平以调节控制节点NCTS的信号电平之前接通晶体管M。并且在晶体管M接通之后，本实施例的控制电路220可以等效为图2所示的一电阻器R。
当控制电路中的一个或多个开关元件为一个或多个晶体管时，晶体管失配可导致定时偏斜。在本领域的公知常识中，定时偏斜可表示为m-1×ΔVth，其中m-1是控制信号(例如，时钟信号)的信号电平随时间变化的变化率的倒数，ΔVth是晶体管两端的阈值电压变化。通过采用前述控制方案，采样开关的控制电路可由包含电阻器的等效电路来建模。基于此，各信号路径之间的定时偏斜可由等效电路失配而非表达式m-1×ΔVth引起，并且与表达式m-1×ΔVth相比，各信号路径之间的等效电路失配则小的多，尤其是当晶体管(例如，晶体管M)的门极与漏极之间的电压差足够大时。因此，本发明实施例所提出的控制方案可大大提高采样电路的性能。
应该理解到，以上所述仅用于说明本发明的发明目的，而并非意在限制本发明。在本发明的其他实施例中，所提出的控制方案可用于各种采样电路中，例如，所提出的控制方案可用于使用不同于图1所示的另一底板采样方案的采样电路中(例如，输入开关SWP/SWN可为其他类型的开关电路来)；又如，所提出的控制方案可用于使用顶板采样的采样电路中。在另一实施例中，所提出的采样电路可对单一输入信号(即，单端架构)执行采样及保持操作。此外，前述第一电平和第二电平并非仅限于低电平和高电平。并且，图1所示控制电路120可由各种不同的电路拓扑结构来实施，例如图3所示，控制电路320的架构是基于图2所示的控制电路220的架构，其中主要区别在于包含于控制电路320中的电平移位电路324不耦接在控制节点NC与连接节点NCB之间，电平移位电路324耦接到晶体管M的控制节点NC，并根据控制信号CKMUX对控制节点NC施加偏压VB，只要施加的偏压VB高到足以接通晶体管M，也可获得前述包括电阻器的等效电路。
为了更好地理解本发明提出的控制方案，以下将描述在具有四个通道的时间交错式ADC中采样电路的操作。
图4是本发明另一实施例的采样电路的等效示意图。在本实施例中，采样电路400的单通道采样架构是基于图1所示采样电路100的架构，包括基于图2所示控制电路220控制采样开关MSS1/MSS2/MSS3/MSS4的开关状态的控制电路420。如图4所示，控制电路420的每个通道内包括至少一个晶体管(晶体管M1/M2/M3/M4)及对应的一个电平移位电路(电平移位电路424_1/424_2/424_3/424_4)，其中，每个电平移位电路是由对应的控制信号(控制信号CKMUX1/CKMUX2/CKMUX3/CKMUX4)进行控制，以将控制信号CKM选择性地耦接到每个晶体管对应的控制节点(控制节点NC1/NC2/NC3/NC4)。
图5是图4所示采样开关MSS1的控制电路一实施例的等效示意图。如图5所示，为增强采样电路400的性能，控制电路520还可包括但不限于多个晶体管MA及MB，晶体管MA及MB用于控制采样开关MSS1的开关状态。具体而言，晶体管MA及MB可根据控制信号SCA及SCB调节控制节点NC1的信号电平。在本实施例中，晶体管MA具有控制节点NA、连接节点NA1及连接节点NA2，其中控制节点NA耦接到控制信号SCA，连接节点NA1耦接到参考电压VDD(例如，电源电压)，连接节点NA2耦接到控制节点NC1。晶体管MB具有控制节点NB、连接节点NB1及连接节点NB2，其中控制节点NB耦接到控制信号SCB，连接节点NB1耦接到接地电压GND，连接节点NB2耦接到控制节点NC1。
在本实施例中，信号产生电路510相当于图1所示的信号产生电路110，用以产生控制信号CKM(例如，主时钟信号)。此外，信号产生电路510可进一步产生分频信号(frequency-divided signal)CKDIV4及其反相信号CKBDIV4，并包括多个触发器(flip-flop)512_1及512_2、多个AND门514_1及514_2以及NOR门516。其中，触发器512_1是正边沿触发式D型触发器，触发器512_2是负边沿触发式D型触发器，NOR门516根据触发器512_1的输出信号及反相分频信号CKBDIV4产生控制信号SCA，AND门514_1根据触发器512_1的反相输出信号及触发器512_2的输出信号产生控制信号CKMUX1，AND门514_2根据触发器512_2的反相输出信号及分频信号CKDIV4产生控制信号SCB。
图6是图5所示采样开关MSS1的控制电路中多个信号的定时图。如图6所示，在时间点T1处，信号CKN1的信号电平(即，控制节点NC1的信号电平)从高电平变化到低电平。在时间点T2处，控制信号CKMUX1的信号电平变化到高电平以接通晶体管M1(即，开始采样)，其中控制信号CKM的信号电平在此刻对应于低电平。在时间点T3处，控制信号CKMUX1的信号电平变化到高电平(即，晶体管M1接通)，同时控制信号CKM的信号电平从低电平变化到高电平，此时信号CKN1的信号电平从低电平变化到高电平(即，进入保持模式)。应注意，在分频信号CKDIV4的整个周期期间，每个控制信号可接通对应的采样开关一次。换言之，控制电路420可将控制信号CKM交替地耦接到控制节点NC1-NC4，且控制电路420可将控制信号CKM一次耦接到一个控制节点(即，控制节点NC1/NC2/NC3/NC4)。因此，将控制信号CKM的等效负载减小，即可实现各信号电平之间的快速转换。
再次参阅图5所示，在将控制节点NC1的信号电平调节到高电平之后(例如，在时间点T3之后)，控制电路520可进一步根据控制信号SCA接通晶体管MA，以使信号CKN1的信号电平保持处于高电平并处于预定时间周期(例如，时间点T3与时间点T4之间的时间周期)。其中，控制信号CKM一次仅耦接到一个控制节点，即，在预定时间周期期间，控制信号CKMUX2-CKMUX4依次接通各对应晶体管(即，晶体管M2-M4)。此外，控制电路520还可进一步根据控制信号SCB(例如，时间点T1)接通晶体管MB，以使信号CKN1的信号电平调节到低电平，从而进行后续的采样操作。
应该理解到，使得信号CKN1的信号电平保持处于高电平并处于预定时间的控制电路并不限于图5所示实施例的电路，例如，可利用其它电路拓扑结构来产生图5所示的控制信号，只要控制方案可使得控制节点的信号电平在调节到预定电平(例如，采样操作完成)之后保持处于预定时间周期即可。
图7是图4所示采样开关MSS1的控制电路另一实施例的等效示意图。如图7所示，控制电路720的架构是基于图5所示控制电路520的架构，主要区别在于控制电路720使用多个晶体管MC-ME控制信号CKN1的信号电平。在本实施例中，晶体管MD及ME可根据控制信号SCC及SCD(例如，这两个控制信号SCC及SCD均对应于高电平)将信号CKN1的信号电平调节到低电平(例如，图6所示时间点T1)，晶体管MC可根据控制信号SCC(例如，控制信号SCC对应于低电平)控制信号CKN1的信号电平以保持处于高电平并处于预定时间周期。应理解，本发明实施例还可以采用不同的电路拓扑结构提供控制信号SCC及SCD，并不局限于上述，此处不再对其予以赘述。
综上所述，本发明实施例的采样电路及其采样方法，使得各信号路径之间的失配源可仅为采样开关，因此可减少失配源，并减少由失配源导致的定时偏斜。并且，通过增大采样开关的设备尺寸可进一步减少失配源。另外，该采样电路由于可使用一个或多个底板采样及保存缓冲电路，因此还可以被融合在乘法数模转换器中。
再次说明，以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (12)

1.一种对输入信号进行采样的采样电路，其特征在于，包括：
信号产生电路，产生第一控制信号；
多个采样开关，每个所述采样开关均具有对应的控制节点，每个所述采样开关用于根据所述对应的控制节点处的信号电平确定所述输入信号的采样时间；以及
控制电路，控制每个所述采样开关的所述对应的控制节点处的所述信号电平，其中当所述对应的控制节点的所述信号电平对应于第一电平时，且在改变所述第一控制信号的信号电平以将所述对应的控制节点的所述信号电平调节到第二电平之前，所述控制电路将所述第一控制信号耦接到所述对应的控制节点；
其中，所述控制电路将所述第一控制信号交替地耦接到各所述采样开关的所述对应的控制节点。
2.如权利要求1所述的对输入信号进行采样的采样电路，其特征在于，当所述对应的控制节点处的所述信号电平对应于所述第一电平时，对应的所述采样开关接通，当所述对应的控制节点处的所述信号电平对应于所述第二电平时，对应的所述采样开关断开。
3.如权利要求1所述的对输入信号进行采样的采样电路，其特征在于，所述第一控制信号是时钟信号。
4.如权利要求1所述的对输入信号进行采样的采样电路，其特征在于，所述信号产生电路还用于产生第二控制信号，且所述控制电路包括与每个所述采样开关对应的子控制电路，每个子控制电路包括：
晶体管，具有控制节点、第一连接节点及第二连接节点，其中所述晶体管的所述第一连接节点耦接到对应的所述采样开关的所述对应的控制节点，所述晶体管的所述第二连接节点耦接到所述第一控制信号；以及
电平移位电路，耦接到所述晶体管的所述控制节点，所述电平移位电路用于根据所述第二控制信号对所述晶体管的所述控制节点选择性地施加偏压。
5.如权利要求4所述的对输入信号进行采样的采样电路，其特征在于，所述电平移位电路是耦接在所述晶体管的所述控制节点与所述晶体管的所述第二连接节点之间的升压电路，且所述升压电路用于通过所述第二控制信号增大所述晶体管的所述控制节点与所述晶体管的所述第二连接节点之间的电压差，对所述晶体管的所述控制节点施加所述偏压。
6.如权利要求1所述的对输入信号进行采样的采样电路，其特征在于，在将所述对应的控制节点的所述信号电平调节到所述第二电平之后，所述控制电路进一步用于控制所述对应的控制节点的所述信号电平，以使其在预定时间段内保持处于所述第二电平。
7.如权利要求6所述的对输入信号进行采样的采样电路，其特征在于，所述信号产生电路还用于产生第三控制信号，且所述控制电路包括：
多个晶体管，每个所述晶体管具有控制节点、第一连接节点及第二连接节点，其中每个所述晶体管的所述控制节点耦接到所述第三控制信号，每个所述晶体管的所述第一连接节点耦接到参考电压，每个所述晶体管的所述第二连接节点耦接到对应的所述采样开关的所述对应的控制节点；
其中，在将各所述采样开关的所述对应的控制节点的所述信号电平调节到所述第二电平之后，所述控制电路根据所述第三控制信号控制所述对应的控制节点的所述信号电平，以使其保持在所述第二电平。
8.如权利要求1所述的对输入信号进行采样的采样电路，其特征在于，每个所述采样开关还具有第一连接节点，且所述采样电路还包括：
多个晶体管，每个晶体管具有控制节点、第一连接节点及第二连接节点，其中每个所述晶体管的所述控制节点耦接到对应的所述采样开关的所述控制节点，每个所述晶体管的所述第一连接节点耦接到预定电压，且每个所述晶体管的所述第二连接节点耦接到对应的所述采样开关的所述第一连接节点；
多个电容器，每个电容器包括第一端子和第二端子，所述每个电容器的第一端子耦接到对应的所述采样开关的所述第一连接节点；以及
多个输入开关，每个所述输入开关用于将所述输入信号选择性地耦接到对应的所述电容器的所述第二端子。
9.一种采样电路的控制方法，所述采样电路包括多个采样开关，每个所述采样开关具有对应的控制节点，每个所述采样开关根据所述对应的控制节点的信号电平确定输入信号的采样时间，其特征在于，所述控制方法包括：
产生第一控制信号；以及
当所述对应的控制节点的所述信号电平对应于第一电平时，且在改变所述第一控制信号的信号电平以将所述对应的控制节点的所述信号电平调节到第二电平之前，将所述第一控制信号耦接到所述对应的控制节点，
其中，所述第一控制信号被交替地耦接到各所述采样开关的所述对应的控制节点。
10.如权利要求9所述的采样电路的控制方法，其特征在于，当所述对应的控制节点的所述信号电平对应于所述第一电平时，对应的所述采样开关接通，当所述对应的控制节点的所述信号电平对应于所述第二电平时，对应的所述采样开关断开。
11.如权利要求9所述的采样电路的控制方法，其特征在于，所述第一控制信号是时钟信号。
12.如权利要求9所述的采样电路的控制方法，其特征在于，所述控制方法还包括：在将所述对应的控制节点的所述信号电平调节到所述第二电平之后，控制所述对应的控制节点的所述信号电平，以使其在预定时间段内保持在所述第二电平。
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