CN105097935B - 具有无掺杂本体块的鳍式场效应晶体管 - Google Patents
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Abstract
本公开涉及具有无掺杂本体块的鳍式场效应晶体管。提供了用于实现基于无掺杂本体块硅的器件，诸如场效应晶体管(FET)和鳍式场效应晶体管(FinFET)的系统和方法。在实施方式中，一旦形成抗穿通部(PTS)层，使用外延生长技术来形成FinFET的鳍部的有源区的硅。在实施方式中，根据本公开的实施方式的外延生长技术制造在有源区中具有小凹口的鳍部。
Description
相关申请的交叉引用
本申请要求于2014年5月23日提交的美国临时专利申请号62/002,669和于2014年10月31日提交的美国专利申请号14/529,869的权益，将其全部内容通过引用结合于此。
技术领域
本公开涉及包括场效应晶体管(FET)和鳍式场效应晶体管(FinFET)的晶体管。
背景技术
场效应晶体管(FET)是能够使用电场来控制源极与漏极之间的沟道的形状和导电性的一种晶体管。鳍式场效应晶体管(FinFET)是其中硅鳍部环绕导电沟道的一种FET。栅极环绕鳍部，这提供了对沟道的更好的控制并且可减少来自沟道的漏电流。栅极的尺寸确定器件的沟道长度。此外，因为相比其他类型的晶体管栅极对沟道具有更好的控制，所以当栅极断开时，断开栅极引起较小的漏电流。
当使用块体硅加工流程制作FinFET时，鳍部的顶部形成有源区，并且鳍部的主体在有源区下方延伸至阱，导致子鳍部漏电通路。减少该漏电通路中的漏电流的当前技术在沟道区域中引进掺杂物，这是不希望的。
发明内容
根据本公开的实施方式，提供了一种鳍式场效应晶体管，包括：源极；漏极；以及鳍部，位于所述源极与所述漏极之间，其中，所述鳍部包括：第一部分，第二部分，其中，所述第二部分在所述源极与所述漏极之间形成导电沟道，并且其中，所述第二部分比所述第一部分宽，以及抗穿通部(punchthrough stop，PTS)，位于所述第一部分与所述第二部分之间。
其中，所述第二部分包括位于所述抗穿通部上方的凹口(notch)。
其中，所述凹口的长度为2纳米。
其中，所述第二部分的宽度为10纳米。
其中，所述抗穿通部的厚度为10纳米。
其中，所述第一部分使用硅凹进工艺(silicon recess procedure)形成。
其中，所述第二部分使用外延生长工艺形成。
其中，所述第一部分使用硅凹进工艺形成，并且其中，所述第二部分使用外延生长工艺形成在所述第一部分的顶部上。
根据本公开的另一实施方式，提供了一种鳍式场效应晶体管，包括：源极；漏极；以及鳍部，位于所述源极与所述漏极之间，其中，所述鳍部包括：无源区，由所述鳍式场效应晶体管的阱区形成，抗穿通部，位于所述无源区上方，以及有源区，位于所述抗穿通部上方，其中，所述有源区在所述源极与所述漏极之间形成导电沟道，并且其中，所述有源区包括在所述有源区的硅中的从所述抗穿通部和所述无源区向外延伸的凹口。
其中，所述源极和所述漏极是P型，并且其中，所述抗穿通部是N型。
其中，所述源极和所述漏极是N型，并且其中，所述抗穿通部是P型。
该鳍式场效应晶体管进一步包括：第二源极；第二漏极；以及第二鳍部，位于所述第二源极与所述第二漏极之间，其中，所述第二鳍部包括第二抗穿通部。
其中，所述第一抗穿通部是P型，并且其中，所述第二抗穿通部是N型。
其中，所述无源区使用硅凹进工艺形成。
其中，所述有源区使用外延生长工艺形成。
根据本公开的又一实施方式，提供了一种形成鳍式场效应晶体管的方法，所述方法包括：使用硅凹进工艺去除晶体管的鳍部的第一部分以形成所述鳍部的剩余部分；在所述鳍部的剩余部分的顶部上形成抗穿通部；并且使用外延生长工艺在所述抗穿通部的顶部上形成所述鳍部的第二部分。
该方法进一步包括：在形成所述第二部分之前清洁所述抗穿通部。
其中，所述鳍部的剩余部分是所述鳍部的无源区，并且其中，所述第二部分是所述鳍部的有源区。
其中，形成所述第二部分包括：使所述第二部分形成为使得所述第二部分比所述鳍部的剩余部分宽。
其中，形成所述第二部分包括：使所述第二部分形成为使得所述第二部分包括在所述第二部分的硅中的从所述抗穿通部和所述鳍部的剩余部分向外延伸的凹口。
附图说明
结合在本说明书中并构成本说明书的一部分的附图示出了本公开的实施方式，并与以上给出的一般性描述和下面所提供的实施方式的具体描述一起用于解释本公开的原理。在附图中：
图1A示出了鳍式场效应晶体管(FinFET)的三维示图；
图1B是示出植入到图1A的FinFET中的抗穿通部(PTS)的二维示图；
图1C是示出PTS和鳍部的有源区的二维示图；
图2A示出了具有多个鳍部的FinFET的示图，其中，PTS使用传统技术形成；
图2B示出了具有多个鳍部的FinFET的示图，其中，PTS按照根据本公开的实施方式的系统和方法来形成；
图3A示出了根据本公开的实施方式在形成浅沟槽隔离(STI)之后的体FinFET的示图；
图3B是示出根据本公开的实施方式的去除图3A的鳍部的一部分的示图；
图3C是示出根据本公开的实施方式的放置在FinFET的一部分的顶部上的抗蚀剂掩模(resist mask)的示图；
图3D是示出根据本公开的实施方式的添加在FinFET的鳍部的无源区的顶部上的掺杂物的示图；
图3E是示出根据本公开的实施方式的添加在FinFET的鳍部的无源区的顶部上的掺杂物的示图；
图3F是示出根据本公开的实施方式的在FinFET的PTS的顶部上生长的鳍部的有源区的示图；
图3G是示出根据本公开的实施方式的当外延生长技术被用于在FinFET的鳍部中形成PTS时的FinFET的鳍部中的凹口的更详细的示图；
图3H是示出根据本公开的实施方式的在FinFET的鳍部的有源区的顶部上添加栅极的示图；
图3I是示出根据本公开的实施方式的FinFET的鳍部中的V形PTS的示图；
图3J是根据本公开的实施方式的FinFET的鳍部和栅极的更详细的示图；以及
图4是根据本公开的实施方式的用于形成具有小掺杂分布(doping profile)的FinFET的鳍部的方法的流程图。
通过以下结合附图来阐述的具体实施方式，本公开的特征和优点将变得更加显而易见，在附图中，相似的参考符号遍及全文识别相应的元件。在附图中，相似的附图标记一般表示相同的、功能相似的和/或结构类似的元件。元件首次出现的示图由相应的参考标号中最左边的数字表示。
具体实施方式
在以下描述中，阐述了大量具体细节，以提供对本公开的全面理解。然而，对于本领域的技术人员显而易见的是，可在没有这些具体细节的情况下来实践包括结构、系统和方法的本公开。本文中的描述和表示是本领域的经验人员或技术人员使用的通常手段，以最有效地将他们工作的本质传达给本领域的其他技术人员。在其他实例中，未详细描述熟知的方法、工艺、部件和电路，以避免不必要地使本公开的方面变得晦涩。
在本说明书中对“一个实施方式”、“实施方式”、“示例实施方式”等的引用，表示所描述的实施方式可包括特定的特征、结构或特性，但是每个实施方式可能不一定包括特定的特征、结构或特性。此外，这种短语不一定指同一实施方式。此外，当结合实施方式描述特定特征、结构或特性时，应当认为结合其他实施方式(不管是否明确描述)来影响这种特征、结构或特性在本领域技术人员的知识范围内。
为了该讨论的目的，术语“模块”应被理解为包括软件、固件和硬件(诸如，电路、微芯片、处理器或装置或者其任何组合)中的至少一种以及它们的任何组合。此外，应当理解的是，每个模块在实际装置内可包括一个或多于一个的部件，并且形成所述模块的一部分的每个部件可与形成该模块的一部分的任何其他部件协作地或独立地工作。相反，本文中所描述的多个模块可表示实际装置内的单个部件。进一步地，模块内的部件可处于单个装置中或者以有线或无线的方式分布于多个装置中。
1.概述
本公开的实施方式提供用于实现基于未掺杂本体块硅的器件(诸如场效应晶体管(FET)和鳍式场效应晶体管(FinFET))的系统和方法。在实施方式中，一旦形成抗穿通(PTS)层，使用外延生长技术形成FinFET的鳍部的有源区的硅。该外延生长技术有利地以较小的掺杂分布制造FinFET的鳍部，这对消除鳍部的有源区中的随机掺杂波动(random dopantfluctuation)可以是至关重要的。
2.FinFET操作
图1A示出了FinFET的三维示图。图1A的FinFET包括形成在鳍部115上的源极102、漏极104、及栅极106，其中，栅极位于源极102与漏极104之间。源极102和漏极104具有结深114，并且栅极限定有源区110。如示出的，栅极106环绕有源区110，并且响应于施加的栅极电压在有源区110中形成导电沟道。在实施方式中，有源区110通过体硅加工流程制作。形成有源区110的硅(silicon)在有源区110下面延伸，形成阱(well)108，其可能引起不希望的子鳍部漏电通路(leakage path)112，其中，子鳍部漏电通路112允许电流绕开(bypass)有源区110。
图1A的FinFET使用电场来控制穿过有源区110在源极102与漏极104之间流动的沟道的形状和导电性。例如，通过影响沟道的尺寸与形状，栅极106允许电子或者电子空穴穿过有源区110流动或者防止电子穿过有源区110流动。FinFET的相对栅极和鳍部结构提供了比平面FET更好的沟道控制，因为FinFET的栅极以三维方式环绕有源区110并且因此与平面FET相比，控制沟道的更多表面。
在实施方式中，图1A的FinFET可以是N型或者P型。例如，N型FinFET可掺杂有施主杂质，使得相比电子空穴电荷载体其具有更多的电子电荷载体。P型FinFET可掺杂有受主杂质，使得相比电子电荷载体其具有更多的电子空穴电荷载体。
3.包括抗穿通部的FinFET
如上所述，有源区110在源极102与漏极104之间形成导电沟道。此外，如上所述，当使用体硅加工流程形成有源区110时，有源区110的硅在有源区110的下面延伸。该延伸可导致通过子鳍部漏电通路112的漏电流。
为了减少通过子鳍部漏电通路112的漏电流，可在图1A的FinFET中插入掺杂层。图1B是示出通过抗穿通部(PTS)116形成的该掺杂层植入到图1A的FinFET中的二维示图。PTS116是植入的掺杂层，该掺杂层减轻来自子鳍部泄漏通路112的漏电流。例如，在实施方式中，如果源极102和漏极104是P型，则PTS 116可以是N型。因此，PTS 116具有与源极和漏极互补(即，相反的)的掺杂分布。
图1C是示出有源区110和PTS 116的二维示图。在图1C中，阱108的硅向上延伸以形成有源区110。PTS 116位于有源区110的下面以减少来自有源区110的漏电流。在实施方式中，FinFET器件可包括彼此相邻并使用浅沟槽隔离(STI)118彼此分开的多个鳍部。
在PTS 116减小漏电流的同时，PTS 116还在有源区110的沟道区域引入一些掺杂物。理想地，有源区110应该是无掺杂的以使图1B的FinFET实现更好的性能。引入到有源区110的掺杂对于具有相对短的栅极的器件是有问题的。增加栅极106的尺寸可稍微减轻引入到有源区110的掺杂，但是该技术不利地增加器件的整体尺寸。
4.具有无掺杂本体块(Undoped Body Bulk)的FinFET
本公开的实施方式提供用于在不增加器件的尺寸的情况下减少存在于鳍部的有源部件中的掺杂物的量的系统和方法。例如，本公开的实施方式提供用于形成FinFET的鳍部中的PTS的系统和方法，当与传统的FinFET中的掺杂分布相比时其实现小的掺杂分布。在实施方式中，该较小的掺杂分布使用外延生长技术实现，这在下面更详细地说明。
图2A示出具有多个鳍部201的FinFET的示图，其中，PTS 206使用传统技术形成。在图2A中，鳍部201从阱202延伸，并且STI 206将鳍部201彼此分开。每个鳍部201具有有源区204。在实施方式中，PTS 206通过将PTS 206植入到鳍部201形成，而无需首先使鳍部201的一部分凹进。该植入可能需要大量能量并且可以引起来自植入PTS 206的掺杂遍及鳍部201扩散。如图2A中所示，PTS 206的掺杂分布有点大(例如，具有厚度207)，这不希望地引起掺杂物存在于有源区204中。
图2B示出具有多个鳍部201的FinFET的示图，其中，PTS按照根据本公开的实施方式的系统和方法形成。例如，在本公开的实施方式中，在PTS 208形成之前使鳍部201的部分凹进，然后使有源区204外延生长。因此，当FinFET根据本公开的实施方式形成时，不需要PTS 208的植入。如图2B中所示，当与在图2A中示出的PTS 206的厚度207相比时，PTS208的厚度209更小。这些更小的PTS 208明显减小存在于有源区204中的掺杂物的量。在实施方式中，无掺杂FinFET体对于消除有源区204中的随机掺杂物波动(RDF)可以是至关重要的。
例如，当更多掺杂物存在于有源区中时，可能需要较高的电源电压以引起沟道穿过有源区流动。如果PTS 206是植入的而不是根据本公开的实施方式形成的，则在有源区204中可能存在明显的掺杂物量变化。因此，所供应的跨过有源区204的电压的量可能必须足够高以支持最坏情况。本公开的实施方式减小有源区204中的RDF。因此，减小用于支持跨过有源区204的沟道必需的最小电压，导致用于图2B的FinFET的减少的功耗。
5.FinFET制作
现在将参考图3A-图3J描述在图2B中示出的用于形成较小掺杂分布的系统和方法。图3A示出了在形成浅沟槽隔离(STI)306之后的体FinFET的示图。在图3A中，凹槽302的基材(例如，硅)向上延伸以形成鳍部304。STI 306被刻到基材中以使鳍部304分开。
为了将PTS插入到鳍部304，鳍部304的硅的部分被去除使得可形成PTS。图3B是示出去除图3A的鳍部304的一部分的示图。在图3B中，去除鳍部304的硅的一部分以形成鳍部304的无源区308。例如，在实施方式中，可使用受控硅凹进工艺去除鳍部304的硅。在实施方式中，该受控硅凹进工艺可使用外延工具和氯化氢(HCl)化学蚀刻工艺，或者其他刻蚀工艺。
在一些情况下，晶体管设计者可能希望制造具有鳍部和/或具有不同掺杂类型的PTS的FinFET。例如，设计者可能希望具有一些N型PTS(例如，如果相应的源极和漏极是P型)和一些P型PTS(例如，如果相应的源极和漏极是N型)。在这种情况下，在N型或P型掺杂被添加至一些鳍部时，抗蚀剂掩模可用于遮蔽器件的一部分。图3C示出了放置在无源区308a和308b的顶部上的抗蚀剂掩模310。无源区308c未被抗蚀剂掩模310遮蔽，允许在无源区308c的顶部上添加掺杂。在图3D中，使用浅低能量植入工艺在无源区308c的顶部上添加掺杂物，形成PTS 312。例如，在实施方式中，PTS 312可以是用于相应的N型源极和漏极的P型PTS。例如，P型PTS 312可使用硼(B)、铝(Al)、或者铟(In)形成。本领域的技术人员将认识到可为P型源极和漏极形成N型PTS 312。
接下来，在掺杂物被添加到无源区308a和308b的同时，可将抗蚀剂掩模放置在无源区308c的顶部上。图3E示出了在无源区308a和308b的顶部上添加掺杂物的同时使用抗蚀剂掩模314来覆盖PTS 312和无源区308c。在实施方式中，N型PTS 316a和316b可形成在无源区308a和308b的顶部上。例如，N型PTS 316a和316b可使用磷(P)或者砷(As)形成。在形成N型PTS 316a和316b之后，可去除抗蚀剂掩模314。
因为在为每个鳍部形成有源区之前添加用于形成PTS 312和316的掺杂物，所以没有理由担心在PTS 312和316的形成过程中来自PTS 312和316的掺杂物进入该沟道区域。与此相反，在传统FinFET制作过程中，PTS 206的植入导致掺杂物被引入到有源区204。因此，本公开的实施方式避免在PTS形成过程中将掺杂物引入到沟道区域。
在添加PTS 312和316之后，可使用外延生长技术在PTS 312和316的顶部上形成FinFET的有源区。在实施方式中，在使用该外延生长技术之前，可清洁(clean)PTS 312和316的顶部上的区域使得外延能够在没有杂质被引入到外延中的情况下生长。例如，可使用利用氟化氢(HF)的清洁过程。HF去除PTS 312和PTS 316的顶部上的表面氧化物。在该清洁处理之后，使用外延生长技术在PTS 312和PTS 316的顶部上使有源区的硅生长。在实施方式中，STI 306用作使有源区318的硅生长的样板(template)。
图3F示出了使用STI 306作为样板在PTS 312和PTS 316的顶部生长的有源区318。在实施方式中，用于形成有源区318的外延生长过程和清洁过程导致有源区318的厚度相对于PTS 312和316以及无源区308增加。该增加的厚度导致有源区318中的从PTS 312和316以及无源区308向外延伸的轻微的凹口320。在实施方式中，这些凹口提供使用外延生长技术在PTS 312和316的顶部上形成有源区318的硅的证据。这些凹口320不存在于植入PTS 206的有源区204中。如上所述，该外延生长技术产生具有更小掺杂分布的鳍部，其减少了存在于FinFET的有源区中的掺杂物的量。
图3G是示出当使用外延生长技术形成PTS 316a时有源区318a中的凹口320a的更详细的示图。应注意，图3G旨在给出根据本公开的实施方式鳍部的大小的粗略估计(无限制性)并且没有必要按比例绘制。在形成有源区318之后，栅极可放置在有源区318上面以环绕有源区318，例如，如在图1A的三维示图中示出的。图3H示出了有源区318的顶部上的栅极322的添加。
本文中，如图3中所示，每个无源区308可被称为鳍部的第一部分，而每个有源区318可被称为第二部分，其中，第一部分和第二部分通过PTS 316分开。
6.示例性实施方式
在实施方式中，有源区318的宽度为约10纳米(nm)。在实施方式中，PTS 312和316的厚度为约10nm至20nm。在实施方式中，凹口320的长度为约2nm。在实施方式中，PTS 312和316可使用掺杂外延技术生长而不是植入在无源区308的顶部。例如，PTS 312和316可使用掺杂的硅(Si)、锗(Ge)、磷(P)等生长。
在实施方式中，按照根据本公开的实施方式的技术形成的PTS可成形为类似“V”形。例如，当在图3B中示出的硅凹进过程中硅未均匀地凹进时，可能引起该V形。图3I示出了具有V形的PTS 324的根据本公开的实施方式的FinFET。在实施方式中，V形的PTS 324可根据无源区308的方位和/或用于形成无源区308的凹进过程来形成。
图3J是根据本公开的实施方式的FinFET的鳍部和栅极的更详细的示图。图3J示出了环绕有源区318c的栅极322b。在实施方式中，栅极氧化层326使栅极322b的金属与有源区318c分开。另外，在实施方式中，可围绕栅极322b的金属形成高介电常数(高-K)层328。在实施方式中，引入高-K层328以减少漏电流。
7.方法
图4是根据本公开的实施方式的用于形成具有小掺杂分布的FinFET的鳍部的方法的流程图。在步骤400，去除晶体管的鳍部的第一部分以形成鳍部的剩余部分。例如，在实施方式中，来自体FinFET结构的鳍部304的硅被蚀刻掉以形成无源区308。
在步骤402，在鳍部的剩余部分的顶部上形成PTS层。例如，在实施方式中，PTS层312可形成在无源区308的顶部上。在实施方式中，在一个或多个其他无源区308上形成PTS层312的同时，可使用一个或多个抗蚀剂掩模310或314遮蔽一个或多个无源区308。例如，在抗蚀剂掩模310遮蔽无源区308a和308b的同时，P型PTS层312可形成在无源区308c的顶部上。在抗蚀剂掩模314遮蔽无源区308c和PTS层312的同时，N型PTS层316a和316b可形成在无源区308a和308b的顶部上。
在步骤404中，鳍部的第二部分形成在PTS层的顶部上。例如，在实施方式中，可使用外延生长技术在PTS 312和316的顶部上形成有源区318。在实施方式中，在形成有源区318之前清洁PTS 312和316的表面。另外，在实施方式中，使用在有源区318中形成凹口320的外延生长技术形成有源区318。
8.优势
当根据本公开的实施方式形成PTS时，存在于有源区318中的掺杂物的量减少。另外，存在的掺杂物的量从鳍部至鳍部的变化减小。从鳍部至鳍部的掺杂物变化的减小有利地使根据本公开的实施方式形成的FinFET能够被供应较低的操作电压。例如，因为对于存在于每个鳍部中的掺杂物的量具有增加的置信度(confidence)，所以对于需要供应至每个鳍部以使每个鳍部支持沟道的电压的量具有增加的置信度。因此，本公开的实施方式有利地降低对晶体管的功率需求。
9.结论
应理解的是，具体实施方式而非摘要旨在用于解释权利要求。摘要可阐述由发明人预期的本公开的一个或多个而非所有的示例性实施方式，因此在任何情况下，其并非旨在限制本公开和所附权利要求。
已经借助示出具体功能及其关系的实施的功能构建模块对本公开进行了描述。本文中为了便于描述，任意地限定了这些功能构建模块的边界。只要适当执行具体功能及其关系，就可限定可替换的边界。
具体实施方式的以上说明将充分揭示本公开的一般实质，使得在不脱离本公开的一般构思的情况下，通过应用本领域技术范围内的知识，可针对各种应用容易地修改和/或调整这些具体实施方式，而无需进行过度的试验。因此，基于本文中所给出的教导和指示，这样的适配和修改旨在落在所公开的实施方式的等效含义和范围之内。应当理解的是，本文中的短语或术语是为了进行描述的目的而非限制，使得本说明书的术语或短语要由技术人员在按照该教导和指示的情况下进行解释。
虽然上面已经描述了本公开的各种实施方式，但是应理解的是，仅仅通过示例而非限制性地呈现了这些实施方式。对于相关领域的技术人员显而易见的是，在不背离本公开的实质和范围的情况下，可在其中进行形式和细节上的各种变化。因此，本公开的宽度和范围不应通过任何上述示例实施方式来限制。
Claims (10)
1.一种鳍式场效应晶体管，包括：
源极；
漏极；以及
鳍部，位于所述源极与所述漏极之间，其中，所述鳍部包括：
第一部分，
第二部分，其中，所述第二部分在所述源极与所述漏极之间形成导电沟道，并且其中，所述第二部分包括在所述第二部分的硅中的凹口，以及
抗穿通部，位于所述第一部分与所述第二部分之间，其中所述凹口相对于所述抗穿通部向外延伸。
2.根据权利要求1所述的鳍式场效应晶体管，其中，所述第一部分是从所述鳍式场效应晶体管的阱区形成的无源区。
3.根据权利要求2所述的鳍式场效应晶体管，其中，所述凹口的长度为2纳米。
4.根据权利要求1所述的鳍式场效应晶体管，其中，所述第二部分的宽度为10纳米。
5.根据权利要求1所述的鳍式场效应晶体管，其中，所述抗穿通部的厚度为10纳米。
6.根据权利要求1所述的鳍式场效应晶体管，其中，所述第一部分使用硅凹进工艺形成，并且其中，所述第二部分使用外延生长工艺形成在所述第一部分的顶部上。
7.一种鳍式场效应晶体管，包括：
源极；
漏极；以及
鳍部，位于所述源极与所述漏极之间，其中，所述鳍部包括：
无源区，从所述鳍式场效应晶体管的阱区形成，
抗穿通部，位于所述无源区上方，以及
有源区，位于所述抗穿通部上方，其中，所述有源区在所述源极与所述漏极之间形成导电沟道，并且其中，所述有源区包括在所述有源区的硅中的从所述抗穿通部和所述无源区向外延伸的凹口。
8.根据权利要求7所述的鳍式场效应晶体管，进一步包括：
第二源极；
第二漏极；以及
第二鳍部，位于所述第二源极与所述第二漏极之间，其中，所述第二鳍部包括第二抗穿通部。
9.一种形成鳍式场效应晶体管的方法，所述方法包括：
使用硅凹进工艺去除晶体管的鳍部的第一部分以形成所述鳍部的剩余部分；
在所述鳍部的剩余部分的顶部上形成抗穿通部；并且
使用外延生长工艺在所述抗穿通部的顶部上形成所述鳍部的第二部分，使得所述第二部分包括在所述第二部分的硅中的从所述抗穿通部和所述鳍部的剩余部分向外延伸的凹口。
10.根据权利要求9所述的方法，其中，所述鳍部的剩余部分是所述鳍部的无源区，并且其中，所述第二部分是所述鳍部的有源区。
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