CN105097813B

CN105097813B - 闪存的接触结构及其制造方法

Info

Publication number: CN105097813B
Application number: CN201410199555.3A
Authority: CN
Inventors: 胡建强
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-05-12
Filing date: 2014-05-12
Publication date: 2018-10-23
Anticipated expiration: 2034-05-12
Also published as: CN105097813A

Abstract

本申请公开了一种闪存的接触结构及其制造方法。其中，闪存包括共源极区和漏极区，该闪存的接触结构包括：栅极，设置在衬底上；导电部，设置在衬底上的栅极之间；第二导电部，设置在共源极区的导电部的上方；绝缘层，设置在漏极区的栅极和导电部的上方；附加绝缘层，设置在共源极区的栅极的上方。通过本申请，解决了现有技术中制造闪存接触结构导致漏极干扰的问题，进而达到了避免闪存接触结构漏极干扰的效果。

Description

闪存的接触结构及其制造方法

技术领域

本申请涉及半导体领域，具体而言，涉及一种闪存的接触结构及其制造方法。

背景技术

如图3所示，自对准闪存接触结构具有漏极区Ⅱ’和共源极区Ⅰ’。传统的自对准闪存接触结构的制造工艺过程中，在相邻两个栅极之间进行导电材料的沉积和刻蚀之后，漏极区Ⅱ’的两个栅极上保留绝缘材料，然而会在共源极区Ⅰ’的两个栅极上分别存留部分导电材料。对其中一个栅极进行编程时，会有电压落在相应的栅极上，但是由于导电材料沉积在相邻的两个栅极上，因此在另外一个栅极上也会存在一定的电压，从而造成了栅极电压的增加，造成严重的漏极干扰。

如图1所示，在共源极区Ⅰ’的两个栅极上各设置一个bit位，分别为第一bit位1和第二bit位2，在第一bit位1和第二bit位2之间设置有导电结构3，在器件不工作的状态下，第一bit位1处于可编辑的状态，第二bit位2处于擦除状态。由于在制造器件的过程中，导电结构3不仅处于第一bit位1和第二bit位2之间，还落在相邻的两个栅极上，即落在第一bit位1和第二bit位2上，如图2所示，因此，在器件工作的状态下，对第一bit位1进行编辑的时候，在第二bit位2上会产生一个耦合电压，在第二bit位2不需要被编辑的时候会出现4～5V的电压，这将会导致很严重的漏极干扰。

上述第二bit位2上存在耦合电压是由于图3所示剖面结构中位于凹槽102’中的导电材料造成的，如图3所示，在共源极区Ⅰ’的第一bit位1和第二bit位2所处的栅极101’上有凹槽102’，该凹槽102’由导电材料填充，凹槽102’的两个侧壁分别落在第一bit位1和第二bit位2所处的两个栅极上，第一bit位1和第二bit位2所处的栅极101’像“肩膀”一样支撑着凹槽102’内的导电材料，使得在对第一bit位1进行编辑的时候，通过导电材料的导电作用在第二bit位2所处的栅极上出现耦合电压。

针对现有技术中制造闪存接触结构导致漏极干扰的问题，目前尚未提出有效的解决方案。

发明内容

为了解决制造闪存接触结构导致漏极干扰的问题，本申请提供了一种闪存的接触结构及其制造方法。

为了实现上述目的，根据本申请的一个方面，提供了一种闪存的接触结构，该闪存包括共源极区和漏极区，该闪存接触结构包括：栅极，设置在衬底上；第一导电部，设置在衬底上的栅极之间；第二导电部，设置在共源极区的第一导电部的上方；绝缘层，设置在漏极区的栅极和第一导电部的上方；附加绝缘层，设置在共源极区的栅极的上方。

进一步地，上述第二导电部在沟道长度方向平面内的剖面形状为正漏斗状。

进一步地，上述绝缘层与栅极之间以及附加绝缘层与第一导电部之间还设置有扩散阻挡层。

进一步地，形成上述扩散阻挡层的扩散阻挡材料为氮化硅或氮氧化硅。

进一步地，形成上述第一导电部和第二导电部的导电材料为钨。

进一步地，形成上述绝缘层和附加绝缘层的绝缘材料为氧化硅或氮化硅。

为了实现上述目的，根据本申请的另一方面，提供了一种闪存的接触结构的制造方法，该闪存包括共源极区和漏极区，该制造方法包括：步骤S1，在衬底上形成栅极和第一导电部，第一导电部设置在栅极之间；步骤S2，在第一导电部和栅极上沉积绝缘材料，形成绝缘层；步骤S3，在共源极区内，刻蚀去除绝缘层中位于第一导电部上方的绝缘材料，形成凹槽，其中，凹槽在沟道长度方向上的宽度为W₁，第一导电部在沟道长度方向上的宽度为W₂，且W₁≤W₂；以及步骤S4，在凹槽内沉积导电材料，形成第二导电部。

进一步地，上述步骤S3还包括：步骤S31，提供具有开口的掩膜，开口在沟道长度方向上的宽度为W₃，且W₃大于W₂；步骤S32，在上述掩膜的保护下，刻蚀绝缘层，得到预设凹槽；步骤S33，在上述预设凹槽内沉积绝缘材料至栅极被绝缘材料覆盖，形成附加绝缘层；以及步骤S34，刻蚀去除附加绝缘层中位于第一导电部上方的绝缘材料，形成凹槽。

进一步地，上述制造方法在步骤S2之前还包括扩散阻挡层的形成过程，形成过程包括：在栅极和第一导电部的表面沉积扩散阻挡材料；在扩散阻挡材料上设置光刻胶层；对光刻胶层进行图形化处理以在共源极区形成开口；以图形化处理后的光刻胶层为掩膜，刻蚀去除共源极区的扩散阻挡材料，形成扩散阻挡层。

进一步地，上述扩散阻挡材料为氮化硅或氮氧化硅。

进一步地，上述导电材料与第一导电部采用的材料相同。

进一步地，上述导电材料为钨。

进一步地，上述步骤S4还包括：步骤S41，在凹槽内沉积导电材料；步骤S42，对凹槽内沉积的导电材料进行平坦化处理，形成第二导电部。

进一步地，绝缘材料为氧化硅或氮化硅。

进一步地，刻蚀绝缘材料的过程采用干法刻蚀实施，优选干法刻蚀为反应离子刻蚀。

通过本申请，采用刻蚀绝缘材料之后再沉积绝缘材料，并对再次沉积的绝缘材料进一步刻蚀的方法，解决了现有技术中制造闪存接触结构导致漏极干扰的问题，进而达到了避免闪存接触结构漏极干扰的效果。

附图说明

构成本申请的一部分的附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了现有技术中闪存中栅极的位的结构示意图；

图2示出了现有技术的在闪存中栅极的位上存在耦合电压时的结构示意图；

图3示出了现有技术的闪存的接触结构剖面结构示意图；

图4示出了本申请优选实施方式所提供的闪存接触结构的剖面结构示意图；

图5示出了本申请优选实施方式所提供的闪存接触结构的制造方法的流程图；

图6至图10示出了实施图5所示各步骤后的器件剖面结构示意图，其中，

图6示出了在衬底上形成栅极、导电部和扩散阻挡层后的剖面结构图；

图7示出了在图6所示的导电部和栅极上沉积绝缘材料形成绝缘层后的剖面结构图；

图8示出了刻蚀图7所示绝缘层得到预设凹槽后的剖面结构图；

图9示出了在图8所示预设凹槽内沉积绝缘材料形成附加绝缘层后的剖面结构图；

图10示出了刻蚀去除图9所示附加绝缘层中位于导电部上方的绝缘材料形成第一凹槽后的剖面结构图。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。

正如背景技术中所描述的，现有技术在制造栅极间的接触结构时，会在相邻两个栅极上残留部分接触结构的导电材料，正是由于这些残留的导电材料将两个栅极相连接，使得在对其中一个栅极加压的情况下，另外一个栅极也会承受相同的电压，从而导致严重的漏极干扰问题。为了解决上述问题，本申请提出了一种闪存的接触结构及一种闪存接触结构的制造方法。

本申请一种优选的实施方式提供的闪存的接触结构如图4所示，该闪存包括共源极区Ⅰ和漏极区Ⅱ，该闪存的接触结构包括栅极101、第一导电部102、第二导电部107、绝缘层103和附加绝缘层105，栅极101设置在衬底100上；第一导电部102设置在衬底100上的栅极101之间；第二导电部107设置在共源极区Ⅰ的第一导电部102的上方；绝缘层103设置在漏极区Ⅱ的栅极101和第一导电部102的上方；附加绝缘层105设置在共源极区Ⅰ的栅极101的上方。

具有上述结构的接触结构，共源极区的相邻栅极101不与第二导电部107相连，使得两个相邻栅极101绝缘，因此即使在对其中一个栅极101加压时，另外一个栅极101也不会受到干扰，解决了上述由于栅极连接导致的严重漏极干扰问题。

由上述分析可以看出，本申请的第二导电部107的底部只要不与相邻的栅极101连接即可解决上述问题，考虑到制作工艺的限制，本申请优选第二导电部107在沟道长度方向平面内的剖面形状为正漏斗状。上述沟道长度方向与本申请通常所定义的沟道长度方向相同，即图4所示的沿纸面横向延伸的方向。

本申请为了防止相邻材料尤其是第一导电部102中的导电材料向与之相邻的绝缘材料中的扩散，优选上述绝缘层103与栅极101之间以及附加绝缘层105与第一导电部102之间还设置有扩散阻挡层108。

可用于形成本申请第一导电部102和第二导电部107的导电材料包括但不限于钨、铝、铜或金，优选钨；可用于形成本申请的绝缘层103和附加绝缘层105的绝缘材料包括但不限于氧化硅或氮化硅。

同时，本申请另一种优选的实施方式提供了一种闪存的接触结构的制造方法，闪存包括共源极区Ⅰ和漏极区Ⅱ，如图5所示，该制造方法包括：步骤S1，在衬底100上形成栅极101和第一导电部102，第一导电部102设置在栅极101之间；步骤S2，在第一导电部102和栅极101上沉积绝缘材料，形成绝缘层103；步骤S3，在共源极区Ⅰ内，刻蚀去除绝缘层103中位于第一导电部102上方的绝缘材料，形成凹槽106，其中，凹槽106在沟道长度方向上的宽度为W₁，第一导电部102在沟道长度方向上的宽度为W₂，且W₁≤W₂；以及步骤S4，在凹槽106内沉积导电材料，形成第二导电部107。

上述制造方法控制凹槽106的宽度小于或等于第一导电部102的宽度，使得再次沉积的导电材料不会污染与共源极区相邻的栅极101，进而使得所形成的第二导电部107不会将相邻的栅极101在施加电压的情况下导通；所形成的接触结构在共源极区Ⅰ的相邻栅极101不与第二导电部107相连，使得两个相邻栅极101绝缘，因此即使在对其中一个栅极101加压时，另外一个栅极101也不会受到干扰，解决了上述由于栅极连接导致的严重漏极干扰问题；上述各步骤均可采用本领域常用的沉积、刻蚀工艺实施，因此工艺简单，便于实际应用。

现在，将参照附图更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。

首先，在衬底上形成栅极101和第一导电部102，得到如图6所示的剖面结构。其中，本申请的衬底100包括源极区共源极区Ⅰ和漏极区Ⅱ。栅极101的制作方法采用本领域的常规技术即可实现，在此不再赘述。第一导电部102的制作方法优选采用如下方式实施：

在获得图6所示的栅极101之后，在衬底100上沉积导电材料，然后对导电材料进行平坦化处理至栅极101裸露，得到如图6所示的第一导电部102。其中，可用于本申请的导电材料包括但不限于钨、铝、铜或金，优选钨。

然后，在如图6所示的栅极101和第一导电部102的上沉积绝缘材料，形成图7所示的绝缘层103。可用于形成本申请的绝缘层103和附加绝缘层105的绝缘材料包括但不限于SiO₂或SiN，优选为SiO₂或SiN。上述绝缘材料的沉积可以采用化学气相沉积或者物理气相沉积等方法实施。

在本申请一种优选的实施方式中，在形成上述绝缘层103之前，优选上述制造方法在形成绝缘层103之前还包括扩散阻挡层108的形成过程，该形成过程包括：在栅极101和第一导电部102的表面沉积扩散阻挡材料；在扩散阻挡材料上设置光刻胶层；对光刻胶层进行图形化处理以在共源极区形成开口；以图形化处理后的光刻胶层为掩膜，刻蚀去除共源极区的扩散阻挡材料，形成图6所示的扩散阻挡层108。该扩散阻挡层108通常采用的材料包括但不限于材料氮化硅和氮氧化硅等。

在形成绝缘层103或扩散阻挡层108之后，在图7所示的所述共源极区Ⅰ内，刻蚀去除绝缘层103中位于第一导电部102上方的绝缘材料，形成图10所示的凹槽106，且该凹槽106在沟道长度方向上的宽度为W₁，第一导电部102在沟道长度方向上的宽度为W₂，且W₁≤W₂。优选上述凹槽106的形成过程包括：

提供具有开口的掩膜，该开口在沟道长度方向上的宽度为W₃，且W₃大于W₂；在掩膜的保护下，刻蚀图7所示的共源极区Ⅰ内的绝缘材层103，形成图8所示的预设凹槽104。由图8可以看出，预设凹槽104的宽度大于第一导电部102的宽度，预设凹槽104的两个侧壁分别落在相邻的两个栅极101上。上述刻蚀绝缘材料的方法可以采用干法刻蚀，比如反应离子刻蚀、激光刻蚀和离子束刻蚀。本申请优选采用反应离子刻蚀，利用反应离子刻蚀具有各向异性刻蚀的能力，避免被刻蚀的绝缘材料的侧壁钻孔，保证刻蚀的精准度。

然后，在图8所示的预设凹槽104内沉积绝缘材料至栅极101被绝缘材料覆盖，形成图9所示的附加绝缘层105。由图9可以看出，附加绝缘层105的一部分覆盖在共源极区Ⅰ的栅极101上，另部分覆盖在导电部102上。上述沉积所述绝缘材料的过程可以采用化学气相沉积实施。

接着，刻蚀去除图9所示的附加绝缘层105中位于第一导电部102上方的绝缘材料，形成图10所示的凹槽106。由图10可以看出，凹槽106内第一导电部102上方的绝缘材料被刻蚀，使得第一导电部102裸露，而与第一导电部102相邻的栅极101仍然被绝缘材料覆盖，因此保证了栅极101与后续沉积的导电材料之间的绝缘。此时，绝缘材料的刻蚀可以采用上述刻蚀方法，在此不再赘述。

在形成图10所示的凹槽106后，在凹槽106内沉积导电材料，形成图4所示的第二导电部107。在上述过程中沉积的导电材料与导电部102的材料相同，优选为钨。本申请优选在导电材料沉积结束之后，对其进行平坦化处理，其中优选使用化学机械抛光的方法对沉积的导电材料进行平坦化处理。

对金属的平坦化的过程中采用氧化的方法使金属氧化物在机械研磨中被去除。对金属的抛光平坦化，需要利用磨料进行平坦化处理。磨料是平坦化工艺中研磨材料和化学添加剂的混合物，研磨材料主要是石英，二氧化铝和氧化铈，化学添加剂需要根据实际的情况加以选择，使得选用的化学添加剂与需要被去除的金属材料进行反应，弱化其和硅的联结，使得机械平坦化更加容易。通常使用的磨料有氧化物磨料、金属钨磨料和金属铜磨料，还可能有一些特殊应用磨料，本申请实施例中优选使用金属钨磨料。优选上述金属钨磨料含质量百分比浓度为50％、粒径为15～25nm、莫氏硬度为7的SiO₂溶胶80～95.4wt％，活性剂0.5～5wt％，氧化剂0.5～4wt％，FA/O螯合剂0.1～5wt％，胺碱3～10wt％，其中，胺碱为羟乙基乙二胺、三乙醇胺、四甲氢氧化胺中的任一种，氧化剂是碱性介质下可溶的、不含金属离子的过氧化物，选择加入过氧化氢或过氧焦磷酸。表面活性剂为Oπ-7((C₁₀H₂₁-C₆H₄-O-CH₂CH₂O)₇-H)、聚氧乙烯仲烷基醇醚(JFC)、Oπ-10((C₁₀H₂₁-C₆H₄-O-CH₂CH₂O)₁₀-H)、O-20((C_12-18H_25-37-C₆H₄-O-CH₂CH₂O)₇₀-H)中的任一种。该磨料的pH值在9～12之间，既能满足平坦化的要求，也能保证硅溶胶的稳定性，并且对平坦化设备无腐蚀，污染小，成本低。

在平坦化工艺过程中，磨料和需要平坦化的对象都会造成硅片的污染，因此，在进行平坦化之后，需要进行清洗的步骤。清洗的主要目的就是为了清除这些污染物质，使得硅片的质量不受污染物的影响。采用的清洗设备可以为毛刷洗擦设备、酸性喷淋清洗设备、兆声波清洗设备、旋转清洗干燥设备等。清洗步骤主要有氧化硅清洗、浅沟槽隔离清洗、多晶硅清洗、钨清洗等。

从以上的描述中，可以看出，本申请上述的实施方式实现了如下技术效果：

1)、所形成的接触结构在共源极区的相邻栅极不与第二导电部相连，使得两个相邻栅极绝缘，因此即使在对其中一个栅极加压时，另外一个栅极也不会受到干扰，解决了上述由于栅极连接导致的严重漏极干扰问题；

2)、通过控制凹槽的宽度小于或等于导电部的宽度，使得再次沉积的导电材料不会污染共源极区相邻的栅极，进而使得所形成的第二导电部不会将相邻的栅极在施加电压的情况下导通，步骤均可采用本领域常用的沉积、刻蚀工艺实施，因此工艺简单，便于实际应用。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims

1.一种闪存的接触结构，所述闪存包括共源极区和漏极区，其特征在于，所述闪存的接触结构包括：

栅极，设置在衬底上；

第一导电部，设置在所述衬底上的所述栅极之间；

第二导电部，设置在所述共源极区的第一导电部的上方；

绝缘层，设置在所述漏极区的栅极和第一导电部的上方；

附加绝缘层，设置在所述共源极区的栅极的上方，

其中，所述第一导电部上方具有凹槽，所述凹槽在沟道长度方向上的宽度为W₁，第一导电部在沟道长度方向上的宽度为W₂，且W₁≤W₂，所述凹槽内沉积导电材料形成所述第二导电部。

2.根据权利要求1所述的接触结构，其特征在于，所述第二导电部在沟道长度方向平面内的剖面形状为正漏斗状。

3.根据权利要求1所述的接触结构，其特征在于，所述绝缘层与所述栅极之间以及所述附加绝缘层与所述第一导电部之间还设置有扩散阻挡层。

4.根据权利要求3所述的接触结构，其特征在于，形成所述扩散阻挡层的扩散阻挡材料为氮化硅或氮氧化硅。

5.根据权利要求1所述的接触结构，其特征在于，形成所述第一导电部和所述第二导电部的导电材料为钨。

6.根据权利要求1所述的接触结构，其特征在于，形成所述绝缘层和所述附加绝缘层的绝缘材料为氧化硅或氮化硅。

7.一种闪存的接触结构的制造方法，所述闪存包括共源极区和漏极区，其特征在于，包括：

步骤S1，在衬底上形成栅极和第一导电部，所述第一导电部设置在所述栅极之间；

步骤S2，在所述第一导电部和所述栅极上沉积绝缘材料，形成绝缘层；

步骤S3，在所述共源极区内，刻蚀去除所述绝缘层中位于所述第一导电部上方的所述绝缘材料，形成凹槽，其中，所述凹槽在沟道长度方向上的宽度为W₁，所述第一导电部在沟道长度方向上的宽度为W₂，且W₁≤W₂；以及

步骤S4，在所述凹槽内沉积导电材料，形成第二导电部。

8.根据权利要求7所述的制造方法，其特征在于，所述步骤S3还包括：

步骤S31，提供具有开口的掩膜，所述开口在沟道长度方向上的宽度为W₃，且W₃大于W₂；

步骤S32，在所述掩膜的保护下，刻蚀所述绝缘层，得到预设凹槽；

步骤S33，在所述预设凹槽内沉积所述绝缘材料至所述栅极被所述绝缘材料覆盖，形成附加绝缘层；以及

步骤S34，刻蚀去除所述附加绝缘层中位于所述第一导电部上方的所述绝缘材料，形成所述凹槽。

9.根据权利要求7或8所述的制造方法，其特征在于，所述制造方法在所述步骤S2之前还包括扩散阻挡层的形成过程，所述形成过程包括：

在所述栅极和第一导电部的表面沉积扩散阻挡材料；

在所述扩散阻挡材料上设置光刻胶层；

对所述光刻胶层进行图形化处理以在所述共源极区形成开口；

以所述图形化处理后的光刻胶层为掩膜，刻蚀去除所述共源极区的扩散阻挡材料，形成所述扩散阻挡层。

10.根据权利要求9所述的制造方法，其特征在于，所述扩散阻挡材料为氮化硅或氮氧化硅。

11.根据权利要求7或8所述的制造方法，其特征在于，所述导电材料与所述第一导电部采用的材料相同。

12.根据权利要求11所述的闪存接触结构的制造方法，其特征在于，所述导电材料为钨。

13.根据权利要求7或8所述的闪存接触结构的制造方法，其特征在于，所述步骤S4还包括：

步骤S41，在所述凹槽内沉积导电材料；

步骤S42，对所述凹槽内沉积的导电材料进行平坦化处理，形成所述第二导电部。

14.根据权利要求7或8所述的闪存接触结构的制造方法，其特征在于，所述绝缘材料为氧化硅或氮化硅。

15.根据权利要求14所述的制造方法，其特征在于，刻蚀所述绝缘材料的过程采用干法刻蚀实施，优选所述干法刻蚀为反应离子刻蚀。