CN105097687B

CN105097687B - Cmos晶体管的形成方法

Info

Publication number: CN105097687B
Application number: CN201410184868.1A
Authority: CN
Inventors: 张海洋; 尚飞
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-05-04
Filing date: 2014-05-04
Publication date: 2017-11-03
Anticipated expiration: 2034-05-04
Also published as: CN105097687A

Abstract

一种CMOS晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底具有第一区域、第二区域和浅沟槽隔离结构；在所述第一区域上形成第一伪栅极，在所述第二区域上形成第二伪栅极，所述第一伪栅极与所述第二伪栅极沿所述浅沟槽隔离结构长度方向相连；采用第一脉冲等离子体刻蚀工艺去除部分厚度的所述第一伪栅极，并暴露部分所述第二伪栅极的侧壁；形成保护层覆盖所述第二伪栅极被暴露的所述侧壁；在形成所述保护层之后，采用第二脉冲等离子体刻蚀工艺去除剩余厚度的所述第一伪栅极，直至形成开口；采用金属材料填充所述开口。采用所述CMOS晶体管的形成方法能够使所形成的CMOS晶体管性能提高。

Description

CMOS晶体管的形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种CMOS晶体管的形成方法。

背景技术

随着半导体制造工艺的不断发展，集成电路中的半导体器件的特征尺寸(Critical Dimension，CD)越来越小，为了解决小尺寸器件带来的一系列问题，高介电常数(k)材料的栅介质层和金属栅极(metal gate)相结合的技术被引入至CMOS晶体管的制造过程中。

为避免金属栅极的金属材料对CMOS晶体管的其他结构造成影响，所述金属栅极与高k栅介质层的栅极叠层结构通常采用后栅工艺(gate-last)制作。在该工艺中，在待形成的栅极位置首先形成由多晶硅等材料构成的伪栅极，而在形成源漏区之后，会移除所述伪栅极并在伪栅极的位置形成栅极开口，之后，再在所述栅极开口中填充金属栅极。由于金属栅极在源漏区注入完成后再进行制作，这使得后续工艺的数量得以减少，避免了金属材料不适于进行高温处理的问题。

请参考图1，现有CMOS晶体管的形成方法通常包括：提供半导体衬底100，半导体衬底100上具有NMOS晶体管区域(如图1中NFET所示区域)和PMOS晶体管区域(如图1中PFET所示区域)，并且NMOS晶体管区域和PMOS晶体管区域之间通常具有浅沟槽隔离结构100A(STI)。在CMOS晶体管的制作过程中，NMOS晶体管区域具有高K栅介质层102和伪栅极104，高K栅介质层102和伪栅极104的两侧被侧墙106覆盖。PMOS晶体管区域具有高K栅介质层101和伪栅极103a，高K栅介质层101和伪栅极103a的两侧被侧墙105覆盖。各侧墙的表面和半导体衬底100的部分表面被刻蚀停止层110覆盖。而刻蚀停止层110被层间介质层120覆盖。各侧墙、各伪栅极和层间介质层120上表面齐平。各侧墙和各伪栅极上表面被硬掩模层130覆盖，而硬掩模130上形成有图案化的光刻胶层140。

请参考图2，图2为图1所示结构沿A-A’点划线剖切得到的示意图，图2所示剖面与图1所示剖面成90度。在图2所示剖面中，半导体衬底100仍然具有NMOS晶体管区域(如图2中NFET所示区域)和PMOS晶体管区域(如图2中PFET所示区域)，并且，NMOS晶体管区域和PMOS晶体管区域同时被高K介质层101覆盖，而NMOS晶体管区域和PMOS晶体管区域分别具有伪栅极103b和伪栅极103a。在图2所示剖面中，NMOS晶体管区域和PMOS晶体管区域相连接，图2中用虚线将两者隔开以示区别。同样的，伪栅极103b和伪栅极103a连接，图2中同样用虚线将两者隔开以示区别。伪栅极103b被硬掩膜层130和光刻胶层140覆盖，而伪栅极103a的上表面被暴露。

请参图3，以图2所示硬掩膜层130和光刻胶层140为掩模，蚀刻去除伪栅极103a，形成开口107。但是，现有CMOS晶体管的形成方法中，去除伪栅极的过程中通常采用连续波(continuous wave，CW)等离子体刻蚀工艺。伪栅极103a和伪栅极103b实际上是连接在一起的整体结构，当连续波等离子体刻蚀工艺去除伪栅极103a时，会同时部分蚀刻伪栅极103b的侧壁，造成伪栅极103b出现侧壁内凹问题(bowing issue)，即伪栅极103b侧壁无法保持陡直，出现向伪栅极103b内部凹陷的情况，如图3所示。

当栅极103b侧壁出现内凹问题时，一方面给后续开口107的填充增加困难，另一方面导致后续填充形成的金属栅极质量下降，从而导致CMOS晶体管的性能下降。并且，在填充开口107形成金属栅极之后，再继续去除伪栅极103b时，会出现无法将伪栅极103b完全去除干净的问题，再次造成CMOS晶体管性能下降。

为此，需要一种新的CMOS晶体管的形成方法，以避免CMOS晶体管形成过程中，在进行伪栅极去除时出现侧壁内凹问题。

发明内容

本发明解决的问题是提供一种CMOS晶体管的形成方法，以保证CMOS晶体管形成过程中，在去除伪栅极时形成具有陡直侧壁的开口，从而保证形成的开口能够被顺利填充，提高CMOS晶体管的性能。

为解决上述问题，本发明提供一种CMOS晶体管的形成方法，包括：

提供半导体衬底，所述半导体衬底具有第一区域、第二区域和浅沟槽隔离结构，沿浅沟槽隔离结构的长度方向的第一区域和第二区域呈邻接排列，沿所述浅沟槽隔离结构的宽度方向的第一区域和第二区域由浅沟槽隔离结构间隔排布；

在所述第一区域上形成第一伪栅极，在所述第二区域上形成第二伪栅极，沿所述浅沟槽隔离结构长度方向的所述第一伪栅极与所述第二伪栅极相连；

在所述第一伪栅极两侧分别形成第一源区和第一漏区，在所述第二伪栅极两侧分别形成第二源区和第二漏区；

在所述半导体衬底上形成层间介质层，所述层间介质层的上表面与所述第一伪栅极的上表面和所述第二伪栅极的上表面齐平；

采用第一脉冲等离子体刻蚀工艺去除部分厚度的所述第一伪栅极，并暴露部分所述第二伪栅极的侧壁；

形成保护层覆盖所述第二伪栅极被暴露的所述侧壁；

在形成所述保护层之后，采用第二脉冲等离子体刻蚀工艺去除剩余厚度的所述第一伪栅极，直至形成开口；

采用金属材料填充所述开口。

可选的，所述保护层为含氮聚合物，形成所述保护层采用的反应气体包括N2。

可选的，所述第一脉冲等离子体刻蚀工艺为同步脉冲等离子体刻蚀工艺，所述同步脉冲等离子体刻蚀工艺采用的气体包括Ar和HBr。

可选的，所述第二脉冲等离子体刻蚀工艺为同步脉冲等离子体刻蚀工艺，所述同步脉冲等离子体刻蚀工艺采用的气体包括Ar和HBr。

可选的，所述同步脉冲等离子体刻蚀工艺采用的压强范围为25mTorr～75mTorr，采用的功率范围为1500w～2500w，采用的偏置电压范围为50V～150V，采用的脉冲频率为2.5KHz～7.5KHz。

可选的，所述同步脉冲等离子体刻蚀工艺采用的气体还包括O₂，所述O₂的流量范围为5sccm～15sccm。

可选的，所述第一脉冲等离子体刻蚀工艺去除所述第一伪栅极的厚度为所述第一伪栅极总厚度的10％～50％。

可选的，在形成所述层间介质层之后，且在进行所述第一同步脉冲等离子体刻蚀工艺之前，还包括以下步骤：

形成硬掩膜层覆盖所述第一伪栅极、所述第二伪栅极和所述层间介质层；

形成光刻胶层覆盖所述硬掩膜层；

去除位于所述第一伪栅极上的所述光刻胶层和所述硬掩膜层；

去除剩余的所述光刻胶层。

可选的，在形成所述开口之后，且在填充所述开口之前，还包括对所述开口进行修复处理的步骤。

可选的，所述第一区域为NMOS晶体管区域且所述第二区域为PMOS晶体管区域，或者所述第一区域为PMOS晶体管区域且所述第二区域为NMOS晶体管区域。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的技术方案中，提供相互连接的第一伪栅极和第二伪栅极，然后通过采用第一脉冲等离子体刻蚀工艺去除部分厚度的所述第一伪栅极，并暴露部分所述第二伪栅极的侧壁，第一脉冲等离子体刻蚀工艺在蚀刻过程中，快速地进行着蚀刻阶段和暂停阶段，蚀刻阶段产生的反应产物在暂停阶段能够进行分散，防止反应产物在一些位置堆积，从而防止第二伪栅极的侧壁出现弯曲现象，然后形成保护层覆盖所述第二伪栅极被暴露的所述侧壁，及时保护已暴露的侧壁表面，之后再采用第二脉冲等离子体刻蚀工艺去除剩余厚度的所述第一伪栅极，直至形成开口，从而保证在整个开口形成过程中，形成的整个侧壁陡直，侧壁表面平坦，不出现侧壁内凹问题，提高最终形成的CMOS晶体管的性能。

进一步，所述保护层为含氮聚合物，形成所述保护层采用的反应气体包括N₂。采用N₂作为反应气体形成含氮聚合物作为保护层，不仅能够保护第二伪栅极的侧壁，而且避免带入氟等元素浸染刻蚀环境，使最终形成的CMOS晶体管性能进一步提高。

进一步，在第一伪栅极和第二伪栅极上形成硬掩膜层和光刻胶层，在去除全部光刻胶层之后，再采用脉冲等离子体刻蚀工艺去除第一伪栅极，从而防止等离子体作用于光刻胶层产生污染物，从而使伪栅极的去除在更加干净的环境中进行。

附图说明

图1至图3是现有CMOS晶体管的形成方法各步骤对应结构示意图；

图4至图9是本发明实施例所提供的CMOS晶体管的形成方法各步骤对应结构示意图。

具体实施方式

在采用高K介质层-金属栅极(HKMG)的CMOS晶体管中，组成CMOS晶体管的NMOS晶体管和PMOS晶体管所采用的功函数金属材料通常不同，因此需要分别去除NMOS晶体管和PMOS晶体管的伪栅极。然而，正如背景技术所述，现有CMOS晶体管的形成方法在蚀刻连接在一起的第一伪栅极和第二伪栅极时，在第一伪栅极去除之后，第二伪栅极易出现侧壁内凹问题，造成最终形成的CMOS晶体管性能下降。

为此，本发明提供一种新的CMOS晶体管的形成方法，所述方法在蚀刻连接在一起的第一伪栅极和第二伪栅极时，采用第一脉冲等离子体刻蚀工艺去除部分厚度的所述第一伪栅极，并暴露部分所述第二伪栅极的侧壁，第一脉冲等离子体刻蚀工艺能够防止被暴露的第二伪栅极侧壁出现弯曲或者内凹，然后形成保护层及时覆盖所述第二伪栅极被暴露的所述侧壁，从而保护所述侧壁，之后再在保护层的保护之下，采用第二脉冲等离子体刻蚀工艺去除剩余厚度的所述第一伪栅极，直至形成开口，最终开口的侧壁(亦即第二伪栅极的侧壁)保持陡直，从而保证最终形成的CMOS晶体管性能提高。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

本发明实施例提供一种CMOS晶体管的形成方法，请参考图4至图9。

请参考图4，所述CMOS晶体管的形成方法首先提供半导体衬底200，半导体衬底200上具有NMOS晶体管区域(如图4中NFET所示区域)和PMOS晶体管区域(如图4中PFET所示区域)，并且NMOS晶体管区域和PMOS晶体管区域之间通常还具有浅沟槽隔离结构200A，本实施例中，所述PMOS晶体管区域为第一区域，所述NMOS晶体管区域为第二区域，因此，在图4所示平面里，所述第一区域和第二区域由浅沟槽隔离结构200A间隔。NMOS晶体管区域具有高K栅介质层202和位于高K栅介质层202上的伪栅极204，并且高K栅介质层202和伪栅极204的两侧被侧墙206覆盖。PMOS晶体管区域具有高K栅介质层201和位于高K栅介质层201上的第一伪栅极203a，并且高K栅介质层201和第一伪栅极203a的两侧被侧墙205覆盖。各侧墙的上表面和半导体衬底200的部分上表面被刻蚀停止层210覆盖，并且各侧墙的上表面和各伪栅极的上表面齐平。刻蚀停止层210可以提供相应的应力作用，并作为刻蚀步骤的终止层，以防止上述源区和漏区被过刻蚀，其材料可以为氮化硅或者碳氮化硅等。

请参考图5，图5为图4所示结构沿B-B’点划线剖切得到的示意图，图5所示剖面与图4所示剖面成90度，或者说，图5为图4所示结构沿图4中浅沟槽隔离结构200A的长度方向剖切得到的示意图。从图5中可以看到，半导体衬底200具有第一区域和第二区域(即所述第一区域和所述第二区域沿浅沟槽隔离结构200A长度方向排布)，所述第一区域为PMOS晶体管区域(如图5中PFET所示区域)，所述第二区域为NMOS晶体管区域(如图5中NFET所示区域)。本实施例中，NMOS晶体管区域和PMOS晶体管区域相连接，图5中用虚线将两者隔开以示区别。需要说明的是，在本发明的其它实施例中，所述第一区域也可以为NMOS晶体管区域，此时所述第二区域对应为PMOS晶体管区域。

本实施例中，高K介质层201与第一伪栅极203a之间还可以具有帽盖层(未示出)和界面层(未示出)，高K介质层202与第二伪栅极203b同样也可以具有帽盖层(未示出)和界面层(未示出)，所述界面层位于所述帽盖层上方。所述帽盖层可以防止后续形成的金属栅极扩散到高K介质层201，而界面层可以加强帽盖层与后续形成的金属栅极的连接作用。帽盖层的材料可以为氮化钛，界面层的材料可以为氧化硅。

本实施例中，半导体衬底200可以为：元素半导体，包括硅晶体或锗晶体，绝缘缘体上硅(Silicon On Insulator，SOI)结构或硅上外延层结构；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或镝化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或者它们的组合。

请继续参考图5，在所述第一区域上形成第一伪栅极203a，在所述第二区域上形成第二伪栅极203b。第一伪栅极203a与第二伪栅极203b沿图4所述浅沟槽隔离结构200A长度方向相连。

本实施例中，第一伪栅极203a与第二伪栅极203b的材料可以为多晶硅、氮化硅或者无定形碳等。高K介质层201和高K介质层202的材料可以为HfO₂、HFSiO、HfON、La₂O₃、LaAlO、Al₂O₃、ZrO₂、ZrSiO、TiO₂或Y₂O₃。

图中虽未显示，但本实施例还包括在所述第一伪栅极203a两侧分别形成第一源区(未示出)和第一漏区(未示出)，在所述第二伪栅极203b两侧分别形成第二源区(未示出)和第二漏区(未示出)。半导体衬底200除了形成有所述源区和所述漏区之外，还可以包括其它掺杂区域，例如，p型阱或n型阱。掺杂区域可以掺杂诸如硼或者BF2的p型掺杂剂，或诸如磷或砷的n型掺杂剂。

请继续参考图5，所述形成方法还包括在半导体衬底200上形成层间介质层220，层间介质层220的上表面与第一伪栅极203a的上表面和第二伪栅极203b的上表面齐平。

本实施例中，层间介质层220的材料可以是氧化硅、硼磷硅玻璃(BPSG)、氟硅玻璃(FSG)或无掺杂硅玻璃(USG)等，可以采用化学机械抛光(Chemical Mechanical Polish，CMP)等方法使层间介质层220的上表面与各伪栅极(包括第一伪栅极203a和第二伪栅极203b)上表面齐平。

请继续参考图5，形成硬掩膜层230覆盖第一伪栅极203a、第二伪栅极203b和层间介质层220，并形成光刻胶层240覆盖硬掩膜层230，之后去除位于第一伪栅极203a上的光刻胶层240和硬掩膜层230。

本实施例中，在形成硬掩膜层230后，各侧墙和各伪栅极上表面被硬掩模层230覆盖，而硬掩模230上形成有图案化的光刻胶层240。

图案化的光刻胶层240可以通过曝光和显影等工艺形成，然后以图案化的光刻胶层240为掩膜，去除位于第一伪栅极203a上的硬掩膜层230，形成图案化的硬掩膜层230。

本实施例中，硬掩膜层230的材料可以为氮化钛，氮化钛不仅能够起到掩膜层的作用，还能够防止金属发生扩散。

本实施例中，去除位于第一伪栅极203a上的光刻胶层240和硬掩膜层230之后，除了暴露第一伪栅极203a的上表面之外，同时还暴露至少部分层间介质层220上表面。或者说，为了使第一伪栅极203a的上表面完全暴露以方便后续去除第一伪栅极203a，层间介质层220上表面也会被部分暴露。

请参考图6，去除图5所示剩余的光刻胶层240。本实施例中，可以采用灰化方法去除剩余的光刻胶层240。

现有方法中，通常在去除伪栅极上的硬掩膜层之后，并未将剩余的光刻胶层全部去除，而是将剩余的光刻胶层和硬掩膜层一起作为掩模，以对伪栅极进行蚀刻。但是，剩余的光刻胶层在后续去除伪栅极的过程中会分解，形成浸染物浸染各导电结构。为此，本实施例中，特别在进行第一伪栅极203a的去除工艺之前，将剩余的光刻胶层240全部去除，而仅以剩余的硬掩膜层230为掩模，用于对第一伪栅极203a进行蚀刻，从而保证后续的第一伪栅极203a去除过程在干净的环境中进行，提高所形成的CMOS晶体管的性能。

请继续参考图6，以剩余硬掩膜层230为掩膜，采用第一脉冲等离子体刻蚀工艺去除部分厚度的第一伪栅极203a形成开口207a，并暴露部分第二伪栅极203b的侧壁(未标注)。

现有方法采用连续波等离子体刻蚀工艺进行蚀刻，蚀刻阶段产生的反应产物会在特定的一些位置堆积(而另一些位置则没有反应产物堆积)，造成某些地方的刻蚀速率较快，而另一些地方刻蚀速率较慢。最终导致出现侧壁内凹现象。

为此，本实施例采用第一脉冲等离子体刻蚀工艺蚀刻第一伪栅极203a，在蚀刻过程中，脉冲等离子体刻蚀工艺快速地进行着蚀刻阶段和暂停阶段，蚀刻阶段产生的反应产物在暂停阶段能够进行分散，当反应产物分散之后，后一频次的蚀刻环境与前一频次的蚀刻环境相同，因此能够防止在去除第一伪栅极203a时，造成第二伪栅极203b的侧壁内凹现象。

本实施例中，所述第一脉冲等离子体刻蚀工艺进一步采用同步脉冲等离子体刻蚀工艺，同步脉冲等离子体所包含电子的温度比普通(非同步)脉冲等离子体包含电子的温度低，因此同步脉冲等离子体对第一伪栅极203a之外的其它结构损伤小，有助于提高半导体器件的性能。同步脉冲等离子体可通过使源功率(source power)的频率等于偏置功率(bias power)的频率，并且两个频率同步而产生。本实施例中，所述同步脉冲等离子体刻蚀工艺采用的气体可以包括Ar和HBr，其中Ar的流量范围可以为100sccm～200sccm，HBr的流量范围可以为150sccm～450sccm。所述同步脉冲等离子体刻蚀工艺采用的压强范围可以为25mTorr～75mTorr，采用的功率范围可以为1500w～2500w，采用的偏置电压范围可以为50V～150V，采用的脉冲频率为可以为2.5KHz～7.5KHz，同步脉冲等离子体的占空比可以为20％～60％。

本实施例中，所述第一脉冲等离子体刻蚀工艺采用的气体还可以包括O₂，并且O₂的流量范围为5sccm～15sccm。当气体中含O₂时，可以减小同步脉冲等离子体刻蚀工艺对层间介质层220的刻蚀速率，从而保护层208间介质层220，进而使半导体器件之间的绝缘作用保持良好，提高CMOS晶体管的性能。

本实施例中，第一脉冲等离子体刻蚀工艺去除第一伪栅极203a的厚度H1为第一伪栅极203a总厚度H2的10％～50％。通常，侧壁内凹问题最严重的位置出现在第一伪栅极203a被去除的厚度H1达到总厚度H2的10％～50％之后。因此，如果此时直接继续去除第一伪栅极203a，则第二伪栅极203b的侧壁仍然可能出现侧壁内凹问题。

为了避免出现侧壁内凹问题，本实施例在蚀刻至去除厚度H1的第一伪栅极203a后，即停止所述第一脉冲等离子体刻蚀工艺，并对侧壁进行保护，前参考本说明书后续内容。

请参考图7，形成保护层208覆盖第二伪栅极203b被暴露的侧壁。

正如前面所述，在去除厚度H1的第一伪栅极203a后，本实施例停止所述第一脉冲等离子体刻蚀工艺，形成保护层208及时保护已暴露的侧壁表面，从而避免第二伪栅极203b的侧壁出现侧壁内凹问题。

本实施例采用N2作为反应气体，形成含氮聚合物作为保护层208。采用含氮聚合物作为保护层208，不仅能够保护第二伪栅极203b的侧壁，而且避免带入氟等元素浸染刻蚀环境，使最终形成的CMOS晶体管性能进一步提高。

请参考图8，在形成保护层208之后，采用第二脉冲等离子体刻蚀工艺去除剩余厚度的第一伪栅极203a，直至形成开口207b。

本实施例中，第二脉冲等离子体刻蚀工艺同样可以为同步脉冲等离子体刻蚀工艺，同步脉冲等离子体刻蚀工艺同样可以采用Ar和HBr。其中Ar的流量范围可以为100sccm～200sccm，HBr的流量范围可以为150sccm～450sccm。所述同步脉冲等离子体刻蚀工艺采用的压强范围可以为25mTorr～75mTorr，采用的功率范围可以为1500w～2500w，采用的偏置电压范围可以为50V～150V，采用的脉冲频率为可以为2.5KHz～7.5KHz，同步脉冲等离子体的占空比可以为20％～60％。

本实施例中，所述第二脉冲等离子体刻蚀工艺采用的气体同样可以包括O₂，并且O₂的流量范围为5sccm～15sccm。当气体中含O₂时，可以减小同步脉冲等离子体刻蚀工艺对层间介质层220的刻蚀速率，从而保护层208间介质层220，进而使半导体器件之间的绝缘作用保持良好，提高CMOS晶体管的性能。

在形成保护层208之后，本实施例继续采用第二脉冲等离子体刻蚀工艺去除剩余厚度的第一伪栅极203a，直至形成开口207b，由于保护层208在第二脉冲等离子体刻蚀工艺过程中时刻保护第二伪栅极203b的侧壁，因此，最终可以形成的陡直的侧壁，即侧壁表面平坦，不出现侧壁内凹问题，提高最终形成的CMOS晶体管的性能。

本实施例中，在所述第二脉冲等离子体刻蚀工艺之后，还可以对开口207b进行同步脉冲等离子体修复处理，同步脉冲等离子体修复处理采用的气体包括CF₄。所述同步脉冲等离子体修复处理采用的压强范围为25mTorr～75mTorr，采用的功率范围为150w～450w，采用的偏置电压范围为50V～150V，采用的脉冲频率为2.5KHz～7.5KHz，同步脉冲等离子体占空比可以为10％～30％，处理时间可以为5s～15s。在所述修复处理之后，还可以再采用稀氢氟酸对开口207b进行清洗。

请参考图9，采用金属材料填充开口207b，形成第一金属栅极209。

本实施例中，所述金属材料可以为如钨(W)、铝(Al)、铜(Cu)、金(Au)或者银(Ag)等。

本实施例后续还可以包括去除第二伪栅极203b形成开口，并填充所述开口形成第二金属栅极的步骤，后续步骤可以通过现有方法进行，或者也可以采用本实施例所提供的方法进行，在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种CMOS晶体管的形成方法，其特征在于，包括：

形成保护层覆盖所述第二伪栅极被暴露的所述侧壁；

采用金属材料填充所述开口。

2.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述保护层为含氮聚合物，形成所述保护层采用的反应气体包括N₂。

3.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第一脉冲等离子体刻蚀工艺为同步脉冲等离子体刻蚀工艺，所述同步脉冲等离子体刻蚀工艺采用的气体包括Ar和HBr。

4.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第二脉冲等离子体刻蚀工艺为同步脉冲等离子体刻蚀工艺，所述同步脉冲等离子体刻蚀工艺采用的气体包括Ar和HBr。

5.如权利要求3或4所述的CMOS晶体管的形成方法，其特征在于，所述同步脉冲等离子体刻蚀工艺采用的压强范围为25mTorr～75mTorr，采用的功率范围为1500w～2500w，采用的偏置电压范围为50V～150V，采用的脉冲频率为2.5KHz～7.5KHz。

6.如权利要求3或4所述的CMOS晶体管的形成方法，其特征在于，所述同步脉冲等离子体刻蚀工艺采用的气体还包括O₂，所述O₂的流量范围为5sccm～15sccm。

7.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第一脉冲等离子体刻蚀工艺去除所述第一伪栅极的厚度为所述第一伪栅极总厚度的10％～50％。

8.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，在形成所述层间介质层之后，且在进行所述第一脉冲等离子体刻蚀工艺之前，还包括以下步骤：

形成光刻胶层覆盖所述硬掩膜层；

去除剩余的所述光刻胶层。

9.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，在形成所述开口之后，且在填充所述开口之前，还包括对所述开口进行修复处理的步骤。

10.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第一区域为NMOS晶体管区域且所述第二区域为PMOS晶体管区域，或者所述第一区域为PMOS晶体管区域且所述第二区域为NMOS晶体管区域。