CN105047706A - 一种低通态损耗igbt及其制造方法 - Google Patents

一种低通态损耗igbt及其制造方法 Download PDF

Info

Publication number
CN105047706A
CN105047706A CN201510542149.7A CN201510542149A CN105047706A CN 105047706 A CN105047706 A CN 105047706A CN 201510542149 A CN201510542149 A CN 201510542149A CN 105047706 A CN105047706 A CN 105047706A
Authority
CN
China
Prior art keywords
layer
igbt
region
state loss
low
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510542149.7A
Other languages
English (en)
Other versions
CN105047706B (zh
Inventor
刘江
赵哿
高明超
王耀华
何延强
吴迪
刘钺杨
乔庆楠
李晓平
董少华
金锐
温家良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
State Grid Corp of China SGCC
State Grid Hebei Electric Power Co Ltd
Smart Grid Research Institute of SGCC
Original Assignee
State Grid Corp of China SGCC
State Grid Hebei Electric Power Co Ltd
Smart Grid Research Institute of SGCC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by State Grid Corp of China SGCC, State Grid Hebei Electric Power Co Ltd, Smart Grid Research Institute of SGCC filed Critical State Grid Corp of China SGCC
Priority to CN201510542149.7A priority Critical patent/CN105047706B/zh
Publication of CN105047706A publication Critical patent/CN105047706A/zh
Application granted granted Critical
Publication of CN105047706B publication Critical patent/CN105047706B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • H01L29/7398Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • H01L29/0696Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种低通态损耗IGBT及其制造方法,所述IGBT包括有源区、终端区和栅极区,所述有源区包括N-衬底区、栅极氧化层、多晶硅栅极、P-基区、N+发射区、P+集电区、发射极金属及集电极金属,所述有源区为元胞区,在所述有源区中设有空元胞结构。所述空元胞结构是通过牺牲元胞局部沟道形成的,所述元胞局部沟道是通过改变耐压环层、场氧层、多晶层、接触孔层中一种或几种组合而牺牲的。本发明制造方法通过在有源区引入无效元胞,改变了有源区PIN/PNP区域分布,优化IGBT元胞的电导调制效应,降低了IGBT饱和电压,提高了IGBT电流密度,降低了IGBT通态损耗。本发明制造的IGBT芯片在大功率密度、低通态损耗应用领域具有优势。

Description

一种低通态损耗IGBT及其制造方法
技术领域
本发明属于半导体器件技术领域,具体涉及一种低通态损耗绝缘栅双极晶体管(IGBT)及其制造方法。
背景技术
IGBT(绝缘栅双极晶体管)同时具有单极性器件和双极性器件的优点,驱动电路简单,控制电路功耗和成本低,饱和电压低,器件自身损耗小,是高压大电流的主流器件之一。
IGBT为三端器件,包括正面发射极,栅极及背面集电极。IGBT芯片有源区剖面图详见附图1,包括正面的发射极6,栅极1和背面的集电极7。表面为MOSFET结构,背面为背发射P+区。其中:1多晶,2氧化层,3P-基区,4N+发射区,5P+集电区,6发射极金属,7集电极金属。
IGBT的PNP区域由P-基区,N-和背发射P+区形成,非PNP区域为IGBT的PIN区域,分布在多晶下方;背发射P+区的空穴流在P-基区被有效收集,PNP区域电导调制效应差;而在PNP相间的区域(即PIN区域)空穴流无法被收集,电导调制效应好,示意图见附图2。
研究表明IGBT的通态损耗主要由N-区电导调制决定,PIN区域电导调制效应优于PNP区域,因此可用以下方法制备低通态损耗IGBT:1)提高PNP区域电导调制效应:在P-基区引入载流子存储层,通过提高PNP区域近P-基区的空穴浓度,降低饱和电压,降低IGBT的通态损耗。但存在IGBT高压下漏电增大和安全工作区变差的问题。2)提高PIN区域,降低PNP区域面积:主要通过优化元胞尺寸(Pitch),P-基区浅结工艺,引入空(dummy)元胞等手段实现。
发明内容
本发明的目的是提供一种低通态损耗IGBT及其制造方法,本发明在不增加光刻层次的基础上,通过改变有源区元胞图形,在有源区引入空元胞,增加有源区PIN区域,优化了IGBT得电导调整效应,降低了IGBT饱和电压,提高了IGBT电流密度,降低了IGBT通态损耗。
本发明的上述目的采取以下技术方案实现:
一种低通态损耗IGBT,所述IGBT包括有源区、终端区和栅极区,所述有源区包括N-衬底区、栅极氧化层、多晶硅栅极、P-基区、N+发射区、P+集电区、发射极金属及集电极金属,所述有源区为元胞区,在所述有源区中设有空(dummy)元胞结构。
一种所述的低通态损耗IGBT的制造方法,所述制造方法包括耐压环层(PR)、有源区层(OD)、多晶层(PS)、接触层(CO)、金属层(M1)制备、钝化层(CB)和背面层(BK)的制备,于所述IGBT的有源区中引入空元胞结构。
所述的低通态损耗IGBT的制造方法的第一优选技术方案,所述空元胞结构是通过牺牲元胞局部沟道形成的。
所述的低通态损耗IGBT的制造方法的第二优选技术方案,所述牺牲是改变耐压环层、场氧层、多晶层或接触孔层中的一种或几种。
所述的低通态损耗IGBT的制造方法的第三优选技术方案,所述耐压环层是改变耐压环层图形,增加P-基区的掺杂浓度,使沟道无法开启。
所述的低通态损耗IGBT的制造方法的第四优选技术方案,所述场氧层是增加场氧层图形,使沟道电流无法引出。
所述的低通态损耗IGBT的制造方法的第五优选技术方案,所述多晶层是改变多晶层图形,将多晶层与栅信号隔离,形成多晶孤岛,使沟道无法开启。
所述的低通态损耗IGBT的制造方法的第六优选技术方案,所述接触孔层是改变接触孔层图形,使沟道电流无法引出。
与最接近的现有技术比,本发明具有如下优点:
1)本发明制造方法通过引入空元胞,使元胞区的沟道失效,提高IGBT的PIN区域面积,提高IGBT的电导调制效应,降低了饱和电压,降低了通态损耗;
2)本发明制造方法通过引入空元胞结构,可降低沟道宽长比,降低IGBT短路电流,提高IGBT的短路能力;
3)本发明工艺步骤简单,不增加制造成本;
4)本发明制造方法与传统IGBT制造工艺兼容,工艺易实现,可行性强;
5)本发明方法与新型IGBT结构和设计理念兼容,易移植,可塑性强。
附图说明
图1:本发明IGBT剖面图;其中:1多晶;2氧化层;3P-基区;4N+发射区;5P+集电区;6发射极金属;7集电极金属。
图2:本发明IGBT的PNP/PIN区域载流子分布
图3:传统IGBT俯视图
图4:本发明实施例1的IGBT俯视图
图5:本发明实施例2的IGBT俯视图
图6:本发明实施例3的IGBT俯视图
图7:本发明实施例4的IGBT俯视图
具体实施方式
为更好地说明本发明,便于理解本发明的技术方案,本发明列出实施例如下:
实施例1
如附图4所示,改变耐压环层(PR)图形,增加P-基区的掺杂浓度,使得沟道无法正常开启,沟道失效。于IGBT有源区中引入空元胞。图形左边为空元胞结构,右边为正常元胞结构。
制备步骤包括:
1)耐压环层(PR)制备,包括氧化层生长,PR光刻,PR注入,PR去胶;
2)有源区层(OD)制备,包括场氧生长,OD光刻,OD腐蚀、OD去胶;
3)多晶层(PS)制备,包括栅氧生长、多晶生长、多晶掺杂,PS光刻,PS腐蚀,P阱注入、推结,N+源注入,Spacer形成、防栓锁(latch-up)注入;
4)接触层(CO)制备,包括介质层沉积、CO光刻,CO腐蚀,CO去胶;
5)金属层(M1)制备,包括金属层沉积、M1光刻,M1腐蚀,M1去胶;
6)钝化层(CB)制备,包括钝化层沉积、CB光刻及刻蚀,去胶;
7)背面层(BK)制备,包括金属沉积、刻蚀,退火;
实施例2
如附图5所示,增加场氧层(OD)图形,使得沟道电流无法引出,于IGBT有源区中形成空元胞结构。图形左边为空元胞结构,右边为正常元胞结构。
制备步骤包括:
1)有源区层(OD)制备,包括场氧生长,OD光刻,OD腐蚀、OD去胶;
2)多晶层(PS)制备,包括栅氧生长、多晶生长、多晶掺杂,PS光刻,PS腐蚀,P阱注入、推结,N+源注入,Spacer形成、防栓锁(latch-up)注入;
3)接触层(CO)制备,包括介质层沉积、CO光刻,CO腐蚀,CO去胶;
4)金属层(M1)制备,包括金属层沉积、M1光刻,M1腐蚀,M1去胶;
6)钝化层(CB)制备,包括钝化层沉积、CB光刻及刻蚀,去胶;
7)背面层(BK)制备,包括金属沉积、刻蚀,退火;
实施例3
如附图6所示,改变多晶层(PS)图形,将多晶层与栅信号隔离,形成多晶孤岛,使得沟道无法开启,于IGBT有源区中形成空元胞结构。图形左边为空元胞结构,右边为正常元胞结构。
制备步骤包括:
1)有源区层(OD)制备,包括场氧生长,OD光刻,OD腐蚀、OD去胶;
2)多晶层(PS)制备,包括栅氧生长、多晶生长、多晶掺杂,PS光刻,PS腐蚀,P阱注入、推结,N+源注入,Spacer形成、防栓锁(latch-up)注入;
3)接触层(CO)制备,包括介质层沉积、CO光刻,CO腐蚀,CO去胶;
4)金属层(M1)制备,包括金属层沉积、M1光刻,M1腐蚀,M1去胶;
6)钝化层(CB)制备,包括钝化层沉积、CB光刻及刻蚀,去胶;
7)背面层(BK)制备,包括金属沉积、刻蚀,退火;
实施例4
如附图7所示,改变接触孔层(CO)图形,使得沟道电流无法引出,于IGBT有源区中形成空元胞结构。图形左边为空元胞结构,右边为正常元胞结构。
制备步骤包括:
1)有源区层(OD)制备,包括场氧生长,OD光刻,OD腐蚀、OD去胶;
2)多晶层(PS)制备,包括栅氧生长、多晶生长、多晶掺杂,PS光刻,PS腐蚀,P阱注入、推结,N+源注入,Spacer形成、防栓锁(latch-up)注入;
3)接触层(CO)制备,包括介质层沉积、CO光刻,CO腐蚀,CO去胶;
4)金属层(M1)制备,包括金属层沉积、M1光刻,M1腐蚀,M1去胶;
6)钝化层(CB)制备,包括钝化层沉积、CB光刻及刻蚀,去胶;
7)背面层(BK)制备,包括金属沉积、刻蚀,退火;
以上实施例仅用以说明本发明的技术方案而非对其限制,所属领域的普通技术人员应当理解,参照上述实施例可以对本发明的具体实施方式进行修改或者等同替换,这些未脱离本发明精神和范围的任何修改或者等同替换均在申请待批的权利要求保护范围之内。

Claims (8)

1.一种低通态损耗IGBT,所述IGBT包括有源区、终端区和栅极区,所述有源区包括N-衬底区、栅极氧化层、多晶硅栅极、P-基区、N+发射区、P+集电区、发射极金属及集电极金属,所述有源区为元胞区,其特征在于,在所述有源区中设有空元胞结构。
2.一种权利要求1所述的低通态损耗IGBT的制造方法,所述制造方法包括耐压环层(PR)、有源区层(OD)、多晶层(PS)、接触层(CO)、金属层(M1)制备、钝化层(CB)和背面层(BK)的制备,其特征在于,于所述IGBT的有源区中引入空元胞结构。
3.根据权利要求2所述的低通态损耗IGBT的制造方法,其特征在于,所述空元胞结构是通过牺牲元胞局部沟道形成的。
4.根据权利要求3所述的低通态损耗IGBT的制造方法,其特征在于,所述牺牲是改变耐压环层、场氧层、多晶层或接触孔层中的一种或几种。
5.根据权利要求4所述的低通态损耗IGBT的制造方法,其特征在于,所述耐压环层是改变耐压环层图形,增加P-基区的掺杂浓度,使沟道无法开启。
6.根据权利要求4所述的低通态损耗IGBT的制造方法,其特征在于,所述场氧层是增加场氧层图形,使沟道电流无法引出。
7.根据权利要求4所述的低通态损耗IGBT的制造方法,其特征在于,所述多晶层是改变多晶层图形,将多晶层与栅信号隔离,形成多晶孤岛,使沟道无法开启。
8.根据权利要求4所述的低通态损耗IGBT的制造方法,其特征在于,所述接触孔层是改变接触孔层图形,使沟道电流无法引出。
CN201510542149.7A 2015-08-28 2015-08-28 一种低通态损耗igbt及其制造方法 Active CN105047706B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510542149.7A CN105047706B (zh) 2015-08-28 2015-08-28 一种低通态损耗igbt及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510542149.7A CN105047706B (zh) 2015-08-28 2015-08-28 一种低通态损耗igbt及其制造方法

Publications (2)

Publication Number Publication Date
CN105047706A true CN105047706A (zh) 2015-11-11
CN105047706B CN105047706B (zh) 2019-02-05

Family

ID=54454101

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510542149.7A Active CN105047706B (zh) 2015-08-28 2015-08-28 一种低通态损耗igbt及其制造方法

Country Status (1)

Country Link
CN (1) CN105047706B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107622172A (zh) * 2017-10-13 2018-01-23 重庆大学 芯片‑器件层级联合的压接式igbt温度场有限元建模方法
CN111048475A (zh) * 2019-11-29 2020-04-21 广东芯聚能半导体有限公司 绝缘栅双极型晶体管封装模块
CN116779645A (zh) * 2023-07-03 2023-09-19 上海陆芯电子科技有限公司 一种功率器件结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010054738A1 (en) * 2000-04-26 2001-12-27 Seiji Momota Insulated gate semiconductor device
CN1832172A (zh) * 2002-10-31 2006-09-13 株式会社东芝 电力半导体器件
US20140124829A1 (en) * 2011-07-07 2014-05-08 Abb Technology Ag Insulated gate bipolar transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010054738A1 (en) * 2000-04-26 2001-12-27 Seiji Momota Insulated gate semiconductor device
CN1832172A (zh) * 2002-10-31 2006-09-13 株式会社东芝 电力半导体器件
US20140124829A1 (en) * 2011-07-07 2014-05-08 Abb Technology Ag Insulated gate bipolar transistor

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107622172A (zh) * 2017-10-13 2018-01-23 重庆大学 芯片‑器件层级联合的压接式igbt温度场有限元建模方法
CN107622172B (zh) * 2017-10-13 2021-05-04 重庆大学 芯片-器件层级联合的压接式igbt温度场有限元建模方法
CN111048475A (zh) * 2019-11-29 2020-04-21 广东芯聚能半导体有限公司 绝缘栅双极型晶体管封装模块
CN111048475B (zh) * 2019-11-29 2021-09-21 广东芯聚能半导体有限公司 绝缘栅双极型晶体管封装模块
CN116779645A (zh) * 2023-07-03 2023-09-19 上海陆芯电子科技有限公司 一种功率器件结构
CN116779645B (zh) * 2023-07-03 2024-03-29 上海陆芯电子科技有限公司 一种功率器件结构

Also Published As

Publication number Publication date
CN105047706B (zh) 2019-02-05

Similar Documents

Publication Publication Date Title
CN107658340B (zh) 一种双沟槽的低导通电阻、小栅电荷的碳化硅mosfet器件与制备方法
CN108321193B (zh) 一种沟槽栅电荷存储型igbt及其制作方法
CN112234095B (zh) 含有增强元胞设计的功率mosfet器件
CN113571415B (zh) Igbt器件及其制作方法
CN104637995A (zh) 一种介质隔离与结隔离相结合的ligbt器件及制作方法
CN101752415A (zh) 一种绝缘栅双极晶体管及其制造方法
CN106057879A (zh) Igbt器件及其制造方法
EP3474330B1 (en) Lateral insulated-gate bipolar transistor and manufacturing method therefor
CN105047706A (zh) 一种低通态损耗igbt及其制造方法
CN108899363B (zh) 能降低导通压降和关断损耗的沟槽栅igbt器件
CN108336133B (zh) 一种碳化硅绝缘栅双极型晶体管及其制作方法
CN104091826A (zh) 一种沟槽隔离igbt器件
CN103928309A (zh) N沟道碳化硅绝缘栅双极型晶体管的制备方法
CN103681817A (zh) Igbt器件及其制作方法
CN103872101A (zh) 一种绝缘栅场效应晶体管及其制作方法
CN110504314B (zh) 一种沟槽型绝缘栅双极晶体管及其制备方法
CN104299990A (zh) 绝缘栅双极晶体管及其制造方法
CN106057902A (zh) 一种高性能mosfet及其制造方法
CN203774332U (zh) 一种igbt芯片
CN107785414A (zh) 具有混合导电模式的横向功率器件及其制备方法
CN103022114B (zh) 一种基于截止环的高压大功率igbt芯片及其设计方法
CN116264242A (zh) Igbt器件
CN104299992B (zh) 一种横向沟槽绝缘栅双极型晶体管及其制备方法
CN207250522U (zh) 一种逆向阻断型igbt
CN107017282B (zh) 一种soi-ligbt器件及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant