CN105023914A - 电感电容谐振电路的半导体装置 - Google Patents

Abstract

本发明提供一种具有电感电容谐振电路的半导体装置。该电感电容谐振电路的半导体装置包括一第一绝缘层、一电感组件以及一电容组件。电感组件包括一线圈线段以及二延伸线段。线圈线段与延伸线段位于第一绝缘层的同一表面上，且延伸线段分别耦接在线圈线段的两端。延伸线段彼此间隔，并且相对线圈线段向外侧延伸。延伸线段与线圈线段定义出一第一区域，而电容组件对应第一区域内藏式设置于第一绝缘层相对电感组件的另一表面。

Description

电感电容谐振电路的半导体装置

技术领域

本发明涉及一种半导体装置，特别涉及一种具有电感电容谐振电路的半导体装置。

背景技术

随着电子产业多功能整合的发展趋势，越来越多的电路元件需要整合设计于半导体晶片中。

典型的半导体集成电路包含一硅基底。一层以上的绝缘层设置于基底上，且一层以上的金属层设置于绝缘层中。这些金属层可藉由现行的半导体工艺技术而形成晶片内部部件。因此，为了缩小电子产品的体积，许多电子元件改以内藏(embedded)式设置，以取代表面粘着(surface mounted technique；SMT)式的设置方式。

在电路设计中，经常使用电感电容谐振电路(LC resonant circuit)来提供信号的传输或过滤，例如在滤波器、网络阻抗匹配电路、压控震荡器(VCO)、传送与收发模块等电路中。然而，在高频时，信号会穿越绝缘层泄露到硅基底而造成信号的能量损耗。因此，如何设计内藏式电感电容谐振电路以进一步缩小整体尺寸且不影响信号传输或过滤的效果，其为相关电路设计者持续努力研究的项目之一。

发明内容

在一实施例中，一种具有电感电容谐振电路的半导体装置包括一第一绝缘层、一电感组件以及一电容组件。电感组件包括一线圈线段以及二延伸线段。线圈线段与延伸线段位于第一绝缘层的同一表面上，且延伸线段分别耦接在线圈线段的两端。延伸线段彼此间隔，并且相对线圈线段向外侧延伸。其中，延伸线段与线圈线段定义出一第一区域，而电容组件对应第一区域内藏式设置于第一绝缘层相对电感组件的另一表面。

综上，根据本发明的具有电感电容谐振电路的半导体装置，其可利用立体堆叠晶粒(3D stacking dies)技术整合电感电容谐振电路在半导体基板上，并对应电感组件的输入/输出部设置谐振电容器，以减少相位噪声的产生、减少内连走线(interconnect)的设置并缩小整体面积。在一些实施例中，根据本发明的具有电感电容谐振电路的半导体装置还对应电感组件的输入/输出部及/或交错部设置其他电子组件，以更进一步减少相位噪声的产生、减少内连走线(interconnect)的设置并缩小整体面积。

附图说明

图1是根据本发明第一实施例的具有电感电容谐振电路的半导体装置的立体图。

图2是图1的半导体装置的俯视图。

图3是图1的半导体装置的爆炸图。

图4是根据本发明第二实施例的具有电感电容谐振电路的半导体装置的立体图。

图5是图4的半导体装置的俯视图。

图6是图4的半导体装置的爆炸图。

图7是根据本发明第三实施例的具有电感电容谐振电路的半导体装置的立体图。

图8是图7的半导体装置的俯视图。

图9是图7的半导体装置的爆炸图。

图10是根据本发明第四实施例的具有电感电容谐振电路的半导体装置的立体图。

图11是图10的半导体装置的俯视图。

图12是图10的半导体装置的爆炸图。

图13是根据本发明第五实施例的具有电感电容谐振电路的半导体装置的俯视图。

图14是根据本发明第六实施例的具有电感电容谐振电路的半导体装置的立体图。

图15是图14的半导体装置的俯视图。

图16是根据本发明第七实施例的具有电感电容谐振电路的半导体装置的立体图。

图17是图16的半导体装置的俯视图。

附图标记说明：

110：绝缘层

110a：上层

110b：下层

112：绝缘层

120：区域

122：区域

130：电感组件

131：线圈线段

133：延伸线段

135：延伸线段

140：抽头线段

150：电容组件

150’：电容组件

150’’：电容组件

151：连结线段

152：连结线段

153：连结线段

154：半导体线段

155：电极线段

156：电极线段

157：电极线段

158：电极线段

159：半导体线段

170：晶体管组件

170：”晶体管组件

171：连结线段

172：连结线段

173：半导体线段

174：半导体线段

175：电极线段

176：电极线段

177：电极线段

178：电极线段

190：导孔

191：导孔

192：导孔

194：导孔

196：导孔

198：导孔

L1：半圈导线

L2：半圈导线

L3：半圈导线

L4：半圈导线

L5：交错导线

L6：交错导线

120a：第一空区域

120b：第二空区域

179：跨接线段

具体实施方式

为了清楚表现各元件，于说明书附图中有时会以透明化或省略的方式呈现绝缘层，然此非对本发明的限制。并且，以下涉及到的「第一」、「第二」、「第三」及「第四」等术语，其是用以区别所指的元件，而非用以排序或限定所指元件的差异性，且亦非用以限制本发明的范围。

图1至图3为根据本发明第一实施例的具有电感电容谐振电路的半导体装置的示意图，而图4至图6为根据本发明第二实施例的具有电感电容谐振电路的半导体装置的示意图。

参照图1至图6，具有电感电容谐振电路的半导体装置包括一绝缘层110(以下称之为第一绝缘层110)、一电感组件130以及一电容组件150。

在此，电感组件130以及电容组件150是分别由位于第一绝缘层110相对二表面上的二金属层图案化而成。换言之，电感组件130是形成在第一绝缘层110的上表面上(或上方)，而电容组件150是形成在第一绝缘层110的下表面上(或下方)。而电感组件130以及电容组件150可以用一层以上的金属层来形成。

电感组件130包括一线圈线段131以及二延伸线段133、135。其中，线圈线段131作为电感器的感应部，即用以产生电磁感应。延伸线段133、135作为输入/输出部，即用以接收或输出信号。线圈线段131以及延伸线段133位于第一绝缘层110的上表面上。延伸线段135能位于第一绝缘层110的上表面上或第一绝缘层110中。

二延伸线段133、135彼此间隔，并且分别耦接(直接衔接)在线圈线段131的两端。换言之，二延伸线段133、135直接衔接线圈线段131的两端，并从线圈线段131的两端相对线圈线段131向外侧延伸。换言之，延伸线段133、135朝向远离线圈线段131的方向延伸。

在此，二延伸线段133、135位于线圈线段131的同一侧，并且二延伸线段133、135与线圈线段131定义出一区域120(以下称之为第一区域120)。

电容组件150则对应第一区域120内藏式设置于第一绝缘层110相对电感组件130的另一表面(即，第一绝缘层110的下表面)上。换言之，电容组件150是位于第一区域120的下方，并且与电感组件130之间间隔第一绝缘层110。

在一些实施例中，电感组件130可为平面螺旋式(spiral)或堆叠螺旋式(helical)(即，以多层金属连接成螺旋状)。在此，线圈线段131以及二延伸线段133、135是由多个金属层图案化而成。

在另一些实施例中，参照图4至图6，电感组件130具有几何对称性，即为对称式电感。在此，线圈线段131以及二延伸线段133、135均个别为单一路径的走线。其中，二延伸线段133、135大致上相互平行。延伸线段133衔接线圈线段131的第一端，并且大致上垂直于其与线圈线段131的衔接处。延伸线段135衔接线圈线段131的第二端，并且大致上垂直于其与线圈线段131的衔接处。第一区域120则是位于线圈线段131以及二延伸线段133、135之间。在此，线圈线段131以及二延伸线段133、135是由一金属层图案化而成。

在此，电容组件150可全部对应设置在延伸线段133、135的外侧边之间。再者，电容组件150亦可对应位于延伸线段133、135中之一的外侧边与另一的内侧边之间。此外，电容组件150亦可全部对应设置在延伸线段133、135的内侧边之间。

其中，电容组件150可为单端式(如图1至图3所示)或差动式(如图4至图6所示)。虽然在此些实施例中电容组件150中的所有电容是使用同一层金属，但本发明不限于此，其亦可使用多层不同金属层来形成并联的电容以增加电容值，或是进一步并联或使用下方的半导体晶体管电容。

在一些实施例中，参照图1至图3，电容组件150包括二连结线段151、152(以下称之为第一连结线段151以及第二连结线段152)以及多个电极线段155、156(以下称之为第一电极线段155以及第二电极线段156)。

其中，电极线段155、156被作为电容器的电极板，并于电极线段155、156之间产生电容感应。而连结线段151、152则是用以接收或输出信号。连结线段151、152以及电极线段155、156都是形成在第一绝缘层110的下表面上。在此，连结线段151、152以及电极线段155、156是由第二金属层图案化而成。

第一连结线段151以及第二连结线段152对应延伸线段133、135同向延伸。第一电极线段155以及第二电极线段156位于第一区域120的下方。

在一些实施例中，第一连结线段151对应延伸线段133而设置在第一绝缘层110的下表面上(或下方)，而第二连结线段152则对应延伸线段135而设置在第一绝缘层110的下表面上(或下方)(或下方)。其中，第一连结线段151可位于延伸线段133的下方，并且与延伸线段133重叠。第二连结线段152可位于延伸线段135的下方，并且与延伸线段135重叠。在一些实施例中，第一连结线段151及/或第二连结线段152可不与对应的延伸线段133/135重叠，而是位于第一区域120下方且对应位于二延伸线段133、135之间。

在此，第一电极线段155的一端耦接第一连结线段151的侧边，而另一端则相对所耦接的第一连结线段151侧向延伸。其中，第一电极线段155由第一连结线段151的侧边朝向第二连结线段152延伸。在一些实施例中，第一电极线段155大致上垂直第一连结线段151。

第二电极线段156的一端耦接第二连结线段152的侧边，而另一端则相对所耦接的第二连结线段152侧向延伸。其中，第二电极线段156由第二连结线段152的侧边朝向第一连结线段151延伸。在一些实施例中，第二电极线段156大致上垂直第二连结线段152。

在此实施例中，第一电极线段155与第二电极线段156交错设置。

在一些实施例中，参照图4至图6，电容组件150包括三连结线段151、152、153(以下称之为第一连结线段151、第二连结线段152以及第三连结线段153)以及多个电极线段155、156、157、158(以下称之为第一电极线段155、第二电极线段156、第三电极线段157以及第四电极线段158)。

其中，电极线段155、156、157、158被作为电容器的电极板，并于电极线段155、157之间以及于电极线段156、158之间产生电容感应。连结线段151、152用以接收或输出信号，而连结线段153则例如用以接地。连结线段151、152、153以及电极线段155、156、157、158都是形成在第一绝缘层110的下表面上。在此，连结线段151、152、153以及电极线段155、156、157、158是由第二金属层图案化而成。

第一连结线段151、第二连结线段152以及第三连结线段153同向延伸。第三连结线段153位于第一连结线段151以及第二连结线段152之间，并且位于第一区域120的下方。第一电极线段155、第二电极线段156、第三电极线段157以及第四电极线段158位于第一区域120的下方。其中，第一连结线段151与第二连结线段152的设置方式大致上相同于前述，故不再赘述。

在此，第一电极线段155与第三电极线段157配对，而第二电极线段156与第四电极线段158配对。

第一电极线段155的一端耦接第一连结线段151的侧边，而另一端则相对所耦接的第一连结线段151侧向延伸。其中，第一电极线段155由第一连结线段151的侧边朝向第二连结线段152以及第三连结线段153延伸，并且位于第一连结线段151与第三连结线段153之间。在一些实施例中，第一电极线段155大致上垂直第一连结线段151。

第二电极线段156的一端耦接第二连结线段152的侧边，而另一端则相对所耦接的第二连结线段152侧向延伸。其中，第二电极线段156由第二连结线段152的侧边朝向第一连结线段151以及第三连结线段153延伸，并且位于第二连结线段152与第三连结线段153之间。在一些实施例中，第二电极线段156大致上垂直第二连结线段152。

第三电极线段157的一端耦接第三连结线段153邻近第一连结线段151的侧边，而另一端则相对所耦接的第三连结线段153侧向延伸。其中，第三电极线段157由第三连结线段153的侧边朝向第一连结线段151延伸，并且位于第一连结线段151与第三连结线段153之间。在一些实施例中，第三电极线段157大致上垂直第三连结线段153。在此实施例中，第一电极线段155与第三电极线段157交错设置。

第四电极线段158的一端耦接第三连结线段153邻近第二连结线段152的侧边，而另一端则相对所耦接的第三连结线段153侧向延伸。其中，第四电极线段158由第三连结线段153的侧边朝向第二连结线段152延伸，并且位于第二连结线段152与第三连结线段153之间。在一些实施例中，第四电极线段158大致上垂直第三连结线段153。在此实施例中，第四电极线段158与第二电极线段156交错设置。

在一些实施例中，电容组件150的电极线段155、156、157、158可对应从延伸线段133、135与线圈线段131的衔接处开始相对线圈线段131向外配置，如图1至图6所示。在一些实施例中，电容组件150的电极线段155、156、157、158亦可对应从线圈线段131的第2圈(由外侧起算)的外侧开始相对线圈线段131向外配置，如图7至图9所示。在一些实施例中，电极线段155、156、157、158可完全位于第一区域120下方且对应位于二延伸线段133、135之间。

在一些实施例中，参照图7至图12，半导体装置还包括一电子组件以及另一绝缘层112(以下称之为第二绝缘层112)。在此，其中，此电子组件可为另一电容组件150’(如图10至图12所示)、晶体管组件170(如图7至图9所示)、二极管组件或电阻组件等内藏式电子元件。

电子组件夹设在第一绝缘层110与第二绝缘层112之间。电子组件对应第一区域120内藏式设置于第二绝缘层112相对电容组件150的另一表面上。换言之，电容组件150位于第二绝缘层112的上表面，而电子组件则位于第二绝缘层112的下表面。

电子组件位于第一区域120下方的与电容组件150不同的电路层上。在此，电子组件是由在第二绝缘层112的下表面上的一第三金属层图案化而成。

在此，电子组件可全部对应设置在延伸线段133、135的外侧边之间。再者，电子组件亦可对应位于延伸线段133、135中之一的外侧边与另一的内侧边之间。此外，电子组件亦可全部对应设置在延伸线段133、135的内侧边之间。

在一些实施例中，当电子组件为晶体管组件170时，参照图7至图9，晶体管组件170包括二连结线段171、172、二半导体线段173、174以及多个电极线段175、176、177、178。其中，晶体管组件170可以为操作在不同区间的晶体管或一晶体管电容。

连结线段171、172以及电极线段175、176、177、178是位于第二绝缘层112的下表面上。在一些实施例中，连结线段171、172以及电极线段175、176、177、178是由位于第二绝缘层112的下表面上的第三金属层图案化而成。半导体线段173、174则是由第三金属层下方的半导体材料层图案化而成。

连结线段171、172分别对应延伸线段133、135同向延伸。半导体线段172、173以及电极线段175、176、177、178位于第一区域120的下方。在一些实施例中，连结线段171与对应的延伸线段133重叠，而连结线段172与对应的延伸线段135重叠。再者，连结线段171及/或连结线段172亦可不与对应的延伸线段133/135重叠，而是位于第一区域120下方且对应位于二延伸线段133、135之间。

电极线段175的一端耦接在连结线段171邻近连结线段172的一侧，而另一端朝向连结线段172延伸。电极线段177与电极线段175同向延伸，并以一间隔设置在电极线段175的侧边。其中，当电极线段175及/或电极线段177为多个时，电极线段175、177交错配置。

电极线段176的一端耦接在连结线段172邻近连结线段171的一侧，而另一端朝向连结线段171延伸。电极线段178与电极线段176同向延伸，并以一间隔设置在电极线段176的侧边。其中，当电极线段176及/或电极线段178为多个时，电极线段176、178交错配置。

半导体线段173位于电极线段175、177的下方，并沿着电极线段175、177的配置方向延伸。在一些实施例中，半导体线段173的延伸方向大致上垂直于电极线段175、177的延伸方向。

半导体线段174位于电极线段176、178的下方，并沿着电极线段176、178的配置方向延伸。在一些实施例中，半导体线段174的延伸方向大致上垂直于电极线段176、178的延伸方向。

再者，晶体管组件170可还包括一个或多个跨接线段179，并且跨接线段179位于第二绝缘层112的下表面上。在一些实施例中，跨接线段179亦可由第三金属层图案化而成。跨接线段179的二端分别耦接电极线段175、178、或者分别耦接电极线段176、177。

在一些实施例中，参照图10至图12，当电子组件为电容组件150’时，除了电容组件150’在第二绝缘层112的下表面上外，电容组件150’的配置关系可大致上相同于电容组件150。

在此，各种内藏式电子元件的结构为本领域所熟知，故不再赘述。

在一些实施例中，电感组件130可为一匝，如图4至图6所示。电感组件130可为多匝，例如：二匝(如图1至图3及图7至图9所示)、三匝(如图10至图13所示)或更多等。

在一些实施例中，第一区域120可限制在二延伸线段133、135之间，如图6所示。在一些实施例中，第一区域120可限制在二延伸线段133、135及线圈线段131之间，如图9所示。

举例来说，参照图4至图6，当电感组件130为一匝时，第一区域120为夹设在二延伸线段133、135之间的空间。参照图7至图9，当电感组件130为多匝时，第一区域120为夹设在二延伸线段133、135与线圈线段131的第2圈(由外侧起算)之间的空间，即由二延伸线段133、135与线圈线段131的第2圈所围绕的空间。

在一些实施例中，参照图7至9图，当电感组件130为多匝时，线圈线段131包括多个半圈导线L1、L2、L3、L4以及至少一对交错部。以下以二匝为例进行说明。

半圈导线L1、L2、L3、L4可区分为二个第一半圈导线L1、L3以及二个第二半圈导线L2、L4。每一对交错部具有二交错导线L5、L6。

第一半圈导线L1、L3与延伸线段133位于同一侧，而第二半圈导线L2、L4与延伸线段135位于同一侧。

第一半圈导线L1的一端耦接延伸线段133，而第一半圈导线L1的另一端耦接交错导线L5的一端。交错导线L5的另一端耦接第二半圈导线L4的一端，而第二半圈导线L4的另一端耦接第一半圈导线L3的一端。第一半圈导线L3的另一端耦接交错导线L6的一端，而交错导线L6的另一端耦接第二半圈导线L2的一端。第二半圈导线L2的另一端耦接延伸线段135。

其中，交错导线L5、L6相互交错并且其外侧定义出另一区域122(以下称之为第二区域122)。

在此，参照图14至图17，亦可对应第二区域122内藏式设置一电子组件在第一绝缘层110相对电感组件130的另一表面(即，第一绝缘层110的下表面)上。其中，对应第二区域122的电子组件可为另一电容组件150’’(如图14及图15所示)、晶体管组件170’’(如图16及图17所示)、二极管组件或电阻组件等内藏式电子元件。在此，内藏式电子元件的结构为本领域所熟知，故不再赘述。

在一些实施例中，第二区域122为一空区域，即位于最外侧的交错部的外侧的未布线区域。

在一些实施例中，参照图7至图17，半导体装置可还包括一抽头线段140。抽头线段140电性连接线圈线段131，以致于抽头线段140与电感组件130形成抽头式电感器。其中，抽头线段140例如可用以电性连接固定电位，藉以提供直流路径、及/或电源、及/或接地。

在一些实施例，参照图7至图9、图16及图17，抽头线段140形成在第一绝缘层110的上表面上。其中，抽头线段140与电感组件130能以同一金属层图案化而成。

抽头线段140在延伸线段133、135之间，并且与延伸线段133、135同向向外延伸。在此，抽头线段140将第一区域120区隔成一第一空区域120a以及一第二空区域120b。第一空区域120a是由延伸线段133、线圈线段131以及抽头线段140所围绕的未布线区域。第二空区域120b是由延伸线段135、线圈线段131以及抽头线段140所围绕的未布线区域。

其中，当在延伸线段133、135之间不存在抽头线段140时，第一区域120为一空区域，即未布线区域，如图1至图6及图10至图15所示。

在一些实施例，参照图7、图10及图14，第一绝缘层110可分为上层110a以及下层110b。抽头线段140夹设在上层110a以及下层110b之间。换言之，电感组件130形成在上层110a的上表面上，而抽头线段140则位于上层110a的下表面(即，下层110b的上表面)上。在此，抽头线段140与电感组件130为不同电路层。其中，抽头线段140可由在上层110a的下表面(即，下层110b的上表面)上的一第四金属层图案化而成。

在一些实施例中，位于不同电路层的电子元件，例如：电感组件130、抽头线段140、电容组件150、150’、150’’、晶体管组件170、170’或其他内藏式电子元件等，任二者之间的电性能经由其它电路的连接能电性导通。换言之，位于不同电路层的电子元件之间可不直接以导孔(via)连接。

在一些实施例中，参照1至17图，位于不同电路层的电子元件，例如：电感组件130、抽头线段140、电容组件150、150’、150’’、晶体管组件170、170’或其他内藏式电子元件等，任二者之间亦可藉由导孔190/191/192/194/196/198电性导通，以致于二电子元件之间形成并联或串联的电性连接关系。

参照图7至图12，一导孔190设置在抽头线段140与线圈线段131之间，并电性连接抽头线段140与线圈线段131。换言之，导孔190由上层110a的上表面贯穿至上层110a的下表面，并导通上层110a的上表面与上层110a的下表面。其中，导孔190的一端耦接线圈线段131，而导孔190的另一端耦接抽头线段140。

参照图4至图9及图11至图14，一导孔191设置在抽头线段140与电容组件150(或150’)的连结线段153之间，并电性连接抽头线段140与连结线段153。换言之，导孔191由第一绝缘层110的上表面贯穿至第一绝缘层110的下表面，并导通第一绝缘层110的上表面与第一绝缘层110的下表面。或者，导孔191是由下层110b的上表面贯穿至下层110b的下表面，并导通下层110b的上表面与下层110b的下表面。其中，导孔191的一端耦接线圈线段131，而导孔191的另一端耦接抽头线段140。

在一些实施例中，线圈线段131、抽头线段140与连结线段153能以单一导孔(导孔190与导孔191位于相同垂直位置，即为同轴)电性连接。换言之，此导孔二端分别耦接线圈线段131与连结线段153，而抽头线段140耦接在此导孔的中段。

参照图1至图3，一导孔194设置在电感组件130的延伸线段135与电容组件150的连结线段152之间，并电性连接电感组件130与电容组件150。换言之，导孔194由第一绝缘层110的上表面贯穿至第一绝缘层110的下表面，并导通第一绝缘层110的上表面与第一绝缘层110的下表面。其中，导孔194的一端耦接延伸线段135，而导孔194的另一端耦接连结线段152。

参照图4至图6，一导孔192设置在电感组件130的延伸线段133与电容组件150的连结线段151之间，并电性连接电感组件130与电容组件150。换言之，导孔192由第一绝缘层110的上表面贯穿至第一绝缘层110的下表面，并导通第一绝缘层110的上表面与第一绝缘层110的下表面。其中，导孔192的一端耦接延伸线段133，而导孔192的另一端耦接连结线段153。

换言之，在差动架构下，电感组件130的二端能分别藉由导孔192与导孔194导通连结至电容组件150的二端。

参照图10及图12，一导孔196/198设置在电容组件150的连结线段151/152与其下方的电子组件(例如：电容组件150’的连结线段151/152)之间，并电性连接电容组件150与其下方的电子组件。换言之，导孔196由第二绝缘层112的上表面贯穿至第二绝缘层112的下表面，并导通第二绝缘层112的上表面与第二绝缘层112的下表面。其中，导孔196的一端耦接连结线段151/152，而导孔196的另一端耦接其下方的电子组件(例如：电容组件150’的连结线段151/152)。

在一些实施例中，延伸线段133与下方所有的电子组件的连结线段能以单一导孔(导孔192与导孔196位于相同垂直位置，即为同轴)电性连接。举例而言，一导孔的二端分别耦接电感组件130的延伸线段133与电容组件150’的连结线段151(或晶体管组件170的连结线段171)，而电容组件150的连结线段151耦接在此导孔的中段。

同样地，延伸线段135与下方所有的电子组件的连结线段亦能以单一导孔(导孔194与导孔198位于相同垂直位置，即为同轴)电性连接。举例而言，一导孔的二端分别耦接电感组件130的延伸线段135与电容组件150’的连结线段153(或晶体管组件170的连结线段173)，而电容组件150的连结线段153耦接在此导孔的中段。

在一些实施例中，电容组件150、150’、150’’可为各种类型的电容，例如：金属-氧化物-金属(metal-oxide-metal；MOM)电容、金属-绝缘层-金属(metal-insulator-metal；MIM)电容、或金属-氧化物-半导体(metal-oxide-semiconductor；MOS)电容等。在此，各种类型的电容的结构组成为本领域所熟知。以MOS电容为例，参照图12，除上述实施例的构件外，电容组件150’还包括至少一半导体线段154、159。各半导体线段154(或159)在介电层的间隔下位于交错的第一电极线段155(或156)与第二电极线段157(或158)下方，并且半导体线段154、159的延伸方向大致上垂直于第一电极线段155、156与第二电极线段157、158的延伸方向。

在此，前述的电容组件150、150’、150’’及晶体管组件170的电极线段175、176、177、178在图式中虽然均是以单层金属层表现，但这并非对本发明的限制，在配合实际电路需求下，前述的电容组件150、150’、150’’及晶体管组件170的电极线段175、176、177、178能为单层金属层或为多层金属层(metal stack)。

再者，前述的各绝缘层可包括经过一道或多道半导体程序所形成之一层或多层绝缘材料。

综上，根据本发明的具有电感电容谐振电路的半导体装置可利用立体堆叠晶粒(3D stacking dies)技术整合电感电容谐振电路在半导体基板上，并对应电感组件的输入/输出部设置谐振电容器，以减少相位噪声的产生、减少内连走线(interconnect)的设置并缩小整体面积。在一些实施例中，根据本发明的具有电感电容谐振电路的半导体装置还对应电感组件的输入/输出部及/或交错部设置其他电子组件，以更进一步减少相位噪声的产生、减少内连走线(interconnect)的设置并缩小整体面积。

虽然本发明以前述的实施例公开如上，然其并非用以限定本发明，任何熟悉相关技术者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的专利保护范围须视权利要求所界定为准。

Claims (10)

1.一种具有电感电容谐振电路的半导体装置，包括：

一第一绝缘层；

一电感组件，包括：

一线圈线段，位于该第一绝缘层的一表面上；以及

二延伸线段，位于该第一绝缘层的该表面上，分别耦接在该线圈线段的两端，彼此间隔且相对该线圈线段向外侧延伸，其中该些延伸线段与该线圈线段定义出一第一区域；以及

一电容组件，对应该第一区域内藏式设置于该第一绝缘层相对该电感组件的另一表面。

2.如权利要求1所述的具有电感电容谐振电路的半导体装置，还包括：

一第二绝缘层，与该第一绝缘层之间夹设该电容组件；以及

一电子组件，对应该第一区域内藏式设置于该第二绝缘层相对该电容组件的另一表面上。

3.如权利要求2所述的具有电感电容谐振电路的半导体装置，其中该电子组件为另一电容组件、一晶体管组件、二极管组件以及一电阻组件中之一。

4.如权利要求1所述的具有电感电容谐振电路的半导体装置，其中该电容组件还包括：

多个连结线段，对应该些延伸线段同向延伸；以及

多个电极线段，位于该第一区域的下方，各该电极线段的一端耦接于该些连结线段中之一，并相对所耦接的该连结线段侧向延伸。

5.如权利要求4所述的具有电感电容谐振电路的半导体装置，其中该些连结线段分别与该些延伸线段重叠。

6.如权利要求4或5所述的具有电感电容谐振电路的半导体装置，还包括：

一抽头线段，电性连接该线圈线段；

其中，该电容组件还包括：

多个连结线段，对应该些延伸线段同向延伸，其中该些连结线段中之一位于该抽头线段的下方且与该抽头线段重叠；以及

多个电极线段，位于该第一区域的下方，各该电极线段的一端耦接于该些连结线段中之一，并相对所耦接的该连结线段侧向延伸。

7.如权利要求1所述的具有电感电容谐振电路的半导体装置，其中该线圈线段具有一对交错部，该对交错部的外侧定义一第二区域，且该半导体装置还包括：

一电子组件，对应该第二区域内藏式设置于该第一绝缘层相对该电感组件的另一表面上。

8.如权利要求7所述的具有电感电容谐振电路的半导体装置，其中该电子组件为另一电容组件、一晶体管组件、二极管组件以及一电阻组件中之一。

9.如权利要求1所述的具有电感电容谐振电路的半导体装置，其中该第一区域被限制在该些延伸线段之间。

10.如权利要求9所述的具有电感电容谐振电路的半导体装置，其中该第一区域被限制在该些延伸线段与该线圈线段之间。