CN105023615B - 一种可防止旁路攻击的非挥发存储器的读电路 - Google Patents

Abstract

本发明属于半导体存储器技术领域，具体为一种可抗旁路攻击的非挥发存储器的读电路结构。该结构包括存储单元，第一参考单元，第二参考单元，电压差放大电路，灵敏放大器，电流源，列选择晶体管，两个参考单元列选择晶体管，两个读使能控制的晶体管，两个传输门；其中存储单元处于导通态或者非导通态，分别表示存储1或者0数据，参考单元跟存储单元有相同结构，分别预先编程为非导通态和导通态；该结构中，读取过程中能同时开启一路互补的参考单元列，以平衡其读功耗曲线，因而可以防止功耗分析的旁路攻击。本发明另一种电路结构是在上述结构基础上，采用处于中间状态的参考单元来进行读操作，将参考单元作为冗余单元用于平衡读功耗，可以进一步平衡读0和读1的功耗曲线，有利于抗功耗分析类的旁路攻击。

Description

一种可防止旁路攻击的非挥发存储器的读电路

技术领域

本发明属于半导体存储器技术领域，具体涉及一种非挥发存储器的读电路，特别涉及一种可抗旁路攻击窃取数据的非挥发存储器读电路。

背景技术

信息时代，在信息技术给人们提供便利的同时，也带来了一个严峻的问题，那就是信息安全，尤其是敏感数据的安全性问题。

尽管目前在信息安全研究领域，对安全加密的算法层、加密电路层等方面提出了很多技术，但是从敏感数据存储的角度来看，如果存储器在读写操作时产生了各种泄露信息，这些信息被称为旁路信息，也会使得攻击者从中探寻到所存储的敏感数据。这类攻击就是旁路攻击，旁路攻击对于存储器有效的前提是存储器读0和读1的信号存在差异。因而需要提出能够提供读0和读1时的信号一致性的存储器读电路设计。而在旁路攻击中，功耗分析类的攻击是目前最常用的手段，它依靠对电子设备运行时所泄露的功耗信号的测量和统计分析，推断出包含的敏感信息。

半导体存储器使用0或者1的数据组合来存储信息，组成大容量存储器的每个存储器件单元可以存储一个数据(0或者1)。通常，以掉电后存储器的数据是否继续存储在存储器中判断，存储器可以分为挥发存储器和非挥发存储器，其中非挥发存储器掉电后数据能继续保持。由于大多数敏感数据需要永久存储，因此多存储在系统中的非挥发存储器中。

现有技术中，美国专利US5917754提出一种带平衡读电路模块的结构，如图1所示。该结构包括由灵敏放大器103、存储单元101、冗余单元1 102构成的存储单元读模块，和由平衡灵敏放大器106、平衡单元104、冗余单元2 105、调整电路107构成的平衡模块。平衡放大器和灵敏放大器结构相同，而平衡单元为一个处于导通态的单元。根据灵敏放大器103读出的存储单元的数据不同，可以打开或者不打开平衡模块，以平衡总的读功耗。即，当存储单元为导通态时，流经存储单元的电流较大，输出数据为1，将不打开平衡模块，而当存储单元未非导通态时，流经存储单元的电流非常小，输出数据为0，将打开平衡模块，由于平衡单元为导通态，因而将经过较大的电流，这样使得读取0和读取1消耗的能量得到平衡，其效果如图2所示。

从图2可以看出，该技术存在的问题是，该结构是在正常读取数据之后，再根据所读取的数据开启一个平衡读取模块的读操作，以平衡总的读取能耗，面临的问题：一是总的读取时间延长为两倍时间，二是该结构实质上平衡的是读能耗，而读0和读1的即时功耗曲线却完全不同，这也将成为读旁路信号泄露的源头，为旁路攻击者带来可乘之机。

另一种现有技术中，由中国专利公开号CN102169723A提出的从存储阵列单元中引入冗余机制的结构，如图3所示。该结构主要针对阻变存储器提出，其中每个存储位包含了两个1T1R（一个晶体管串联一个阻变单元）存储单元结构，其中两个阻变单元总是一个处于高阻一个处于低阻。每次读取操作时，读电流都将同时经过高阻单元和低阻单元，因而使得读取功耗的差异得以消除。该结构的不足在于，每个存储位都包含了两个存储单元，使得阵列面积翻倍，对于小容量应用尚可接受，但是对于稍大容量的应用领域，其阵列面积的增加将难以接受。

因此，有必要提出一种更加适合基于单个存储单元作为存储位的非挥发存储器的读电路结构，以消除读0和读1时的功耗信号差异，从而抵抗旁路攻击。以阻变存储器为例，即需要提出适合基于1T1R存储位的存储器的读电路设计，以抗功耗分析类的旁路攻击，所提技术也将适用于其它类型的采用单个存储单元构成存储位的各类存储器结构，包括相变存储器、电编程电擦除只读存储器（EEPROM）、快闪存储器(Flash)等。

发明内容

本发明的目的在于提出一种可抗旁路攻击的非挥发存储器读电路结构，且更加适合基于单个存储单元作为存储位的非挥发存储器，以消除读0和读1时的功耗信号差异，从而抵抗旁路攻击。

本发明提出的可抗旁路攻击的非挥发存储器读电路结构，有2种，第一种读电路，其结构如图4所示，第二种读电路，其结构如图5所示。

第一种读电路结构，包括：存储单元401，第一参考单元402，第二参考单元403，电压差放大电路407，灵敏放大器412，以及电流源413，此外，还包括：列选择晶体管：第一晶体管404，两个参考单元列选择晶体管：第二晶体管405和第三晶体管406，两个读使能控制的晶体管：第四晶体管410和第五晶体管411，两个传输门：第一传输门408、第二传输门409；其中：

（1）所述存储单元401，可以处于导通态或者非导通态，分别表示存储1或者0数据；

（2）所述处于非导通态的第一参考单元402、处于导通态的第二参考单元403，跟存储单元1是相同结构，分别预先编程为非导通态和导通态；

所述存储单元401可以是阻变存储器单元，其导通态和非导通态分别代表低阻和高阻。相应的，所述非导通态的第一参考单元402可以是处于高阻态的阻变存储器单元。所述导通态的第二参考单元403可以是处于低阻态的阻变存储器单元；

所述存储单元401可以是相变存储器单元，其导通态和非导通态分别代表晶态的低阻和非晶态的高阻。相应的，所述非导通态的第一参考单元402可以是处于非晶态的高阻态的相变存储器单元。所述导通态的第二参考单元403可以是处于晶态的低阻态的相变存储器单元；

所述存储单元401可以是其它类型的存储单元，包括eeprom、flash等，所述导通态和非导通态分别表示其浮栅电荷被编程和被擦除的物理状态。相应的，导通态第一参考单元403和非导通态第二参考单元402可以分别是浮栅电荷被编程和被擦除的状态；

（3）所述列选择晶体管：第一晶体管404，其栅极受列选择信号控制，当列选择信号有效时，该列存储单元被选中；

（4）所述两个参考单元列选择晶体管：第二晶体管405和第三晶体管406，其栅极受参考单元列选择信号控制，当参考单元列选择信号有效时，对应的参考单元列被选中；

（5）所述两个传输门：第一传输门408、第二传输门409，分别用于控制非导通态的第一参考单元402、导通态的第二参考单元403所在列的开关；所述第一传输门408、第二传输门409，其实现可以是互补MOS电路的传输门，也可以是单个MOS管构成的传输门；

（6）所述电压差放大电路407，其输入是存储单元所在列的位线电压，将存储单元分别处于导通态、非导通态时的位线电压转换成低电平和高电平输出，该输出连接到第二传输门409的控制端。同时其输出再经过一个反相器414产生一个互补的电平输出，连接到第一传输门408的控制端；

电压差放大电路407的功能是，在电流源的电流施加在存储单元所在列后，当存储单元处于导通态，存储单元所在列的位线电压为一个较低的电压Vm，当存储单元处于非导通态时，存储单元所在列的位线电压为一个较高的电压VM，但是，Vm和VM的幅度较小，难以达到直接控制第一传输门408、第二传输门409的翻转的幅度，因而，电压差放大电路可以将Vm转换为低电平输出，可将VM转换为高电平输出，同时电压差放大电路407的输出还经过一个反相器414产生互补的信号，这一对互补的信号用来分别控制第二传输门409和第一传输门408的开关，以确保每次只有一列参考列被选中。具体工作过程是，如果电压差放大电路407的输出是高电平，将表明存储单元401处于非导通态，则将开启第二传输门409，电流源413产生的电流将通过第二传输门409；反之，如果电压差放大电路407的输出是低电平，将表明存储单元401处于导通态，则将开启第一传输门408，电流源413产生的电流将通过第一传输门408；

所述电压差放大电路407，可以有多种实现形式，包括各种能将两个不同的模拟电压进行区分、并转换为低电平和高电平的电路。具体的，包括比较器、翻转电压经过调整的反相器、减法器、单管放大器等；

所述电压差放大电路407，可以包含输出状态初始化电路，该初始化电路初始状态可以使得两列参考单元列的其中一列预先处于打开状态，其目的可以是提高读速度；

所述电压差放大电路407，还可以包含控制电路，该控制电路使得在读使能无效期间，第一传输门408和第二传输门409都关闭，只有在读使能有效期间，再根据电压差放大电路407的实际输出结果决定开启哪个传输门；

（7）所述灵敏放大器412，将存储单元列、根据电压差放大电路407的输出所选择的参考单元列上的电压差进行比较放大，输出读结果Out；

（8）所述读使能控制的晶体管：第四晶体管410和第五晶体管411，在读使能有效时，分别开启，使电流源413产生的读电流能施加到存储单元401、被电压差放大电路407的输出所选择的第一参考单元402或者第二参考单元403上。

本发明提出第一种读电路结构的效果是：

当存储单元处于导通态时，电压差放大电路的输出结果会使得处于非导通态的参考列打开，因而使得在读操作过程中的读电流包括一列导通态和一列非导通态的电流；而当存储单元处于非导通态时，电压差放大电路的输出结果会使得处于导通态的参考列打开，因而使得在读操作过程中的读电流也包括一列导通态和一列非导通态的电流；因而使得读操作过程中不管所读取的存储单元是导通态还是非导通态，即不管所读取的是1还是0，读操作过程中的读电流曲线是一致的，进而读功耗曲线也是一致的，因而可以提高抗功耗分析攻击的能力。

同时，本发明第一种读电路结构是在电压差放大电路得到结果后，再开启参考列进行读取，使得读取过程中的功耗曲线保持较好的一致性，而非仅仅是平均功耗的一致性。而现有技术US5917754是在读出存储结果后，再依据结果开启补偿电路来补偿功耗，其本质上为提供了能耗的一致性，而非即时功耗曲线的一致性。因此，本发明所提第一种电路结构更具备抗功耗分析攻击的能力。

第二种读电路结构，包括：存储单元501，处于非导通态的第一冗余单元502，处于导通态的第二冗余单元503，处于中间值的参考单元515，电压差放大电路507，电流源513，灵敏放大器512；此外，还包括：列选择晶体管：第一晶体管504，参考列选择晶体管：第二晶体管516，两个冗余单元列选择晶体管：第三晶体管505和第四晶体管506，两个传输门：第一传输门508、第二传输门509，三个读使能控制的晶体管：第五晶体管510、第六晶体管511、第七晶体管517；其中：

（1）所述存储单元501，可以处于导通态或者非导通态，分别表示存储1或者0数据；

（2）所述处于非导通态的第一冗余单元502、处于导通态的第二冗余单元503，与存储单元是相同结构，分别预先编程为非导通态和导通态；

所述存储单元501可以是阻变存储器单元，其导通态和非导通态分别代表低阻和高阻。所述非导通态冗余单元502可以是处于高阻态的阻变存储器单元。所述导通态冗余单元503可以是处于低阻态的阻变存储器单元；

所述存储单元501可以是相变存储器单元，其导通态和非导通态分别代表晶态的低阻和非晶态的高阻。所述非导通态的第一冗余单元502可以是处于非晶态的高阻态的相变存储器单元。所述导通态的第二冗余单元503可以是处于晶态的低阻态的相变存储器单元；

所述存储单元501可以是其它类型的存储单元，包括EEPROM、Flash等，所述导通态和非导通态分别表示其浮栅电荷被编程和被擦除的物理状态。相应的，导通态的第二冗余单元503和非导通态的第一冗余单元502可以分别是浮栅电荷被编程和被擦除的状态；

（3）所述处于中间值的参考单元515，其状态位于导通态和非导通态的中间状态。特别的，对于存储单元是阻变存储器的情况，处于中间值的参考单元515可以是阻值介于存储单元的高阻和低阻中间的电阻；

（4）所述列选择晶体管：第一晶体管504，其栅极受列选择信号控制，当列选择信号有效时，该列存储单元被选中；

（5）所述冗余单元列选择晶体管：第二晶体管505和第三晶体管506，其栅极受冗余单元列选择信号控制，当冗余单元列选择信号有效时，对应的冗余单元列被选中；

（6）所述参考列选择晶体管：第四晶体管516，其栅极受参考列选择信号控制，当参考列选择信号有效时，该参考列被选中；

（7）所述第一传输门508、第二传输门509，分别用于控制非导通态的第一冗余单元502、导通态的第二冗余单元503所在列的开关；所述第一传输门508、第二传输门509，其实现可以是互补MOS电路的传输门，也可以是单个MOS管构成的传输门；

（8）所述电压差放大电路507，其输入是存储单元所在列的位线电压，将存储单元分别处于导通态、非导通态时的位线电压转换成低电平和高电平输出，该输出连接到第二传输门509的控制端。同时其输出再经过一个反相器514产生一个互补的电平输出，连接到第一传输门508的控制端；

电压差放大电路507的功能是，在电流源的电流施加在存储单元所在列后，当存储单元处于导通态，存储单元所在列的位线电压为一个较低的电压Vm，当存储单元处于非导通态时，存储单元所在列的位线电压为一个较高的电压VM，但是，Vm和VM的幅度较小，难以达到直接控制传输门一508、传输门二509的翻转的幅度，因而，电压差放大电路可以将Vm转换为低电平输出，可将VM转换为高电平输出，同时电压差放大电路507的输出还经过一个反相器514产生互补的信号，这一对互补的信号用来分别控制第二传输门509和第一传输门508的开关，以确保每次只有一列冗余列被选中。具体工作过程是，如果电压差放大电路507的输出是高电平，将表明存储单元501处于非导通态，则将开启第二传输门409，电流源513产生的电流将通过第二传输门509，反之，如果电压差放大电路507的输出是低电平，将表明存储单元501处于导通态，则将开启第一传输门508，电流源513产生的电流将通过第一传输门508；

所述电压差放大电路507，可以有多种实现形式，可以包括各种能将两个不同的模拟电压进行区分、并转换为低电平和高电平的电路。具体的，可以包括比较器、翻转电压经过调整的反相器、减法器、单管放大器等；

所述电压差放大电路507，可以包含输出状态初始化电路，该初始状态可以使得两列参考单元列的其中一列预先处于打开状态，其目的可以是对读功耗进行更早的平衡。

所述电压差放大电路507，还可以包含控制电路，使得在读使能无效期间，使得第一传输门508和第二传输门509都关闭，只有在读使能有效期间，再根据电压差放大电路507的实际输出结果决定开启哪个传输门；

（9）所述读使能控制的第五晶体管510、第六晶体管511、第七晶体管517，在读使能有效时，分别开启，使得电流源513产生的读电流能施加到存储单元、冗余单元、参考单元所在列上；

（10）所述灵敏放大器512，将存储单元列、参考单元列上的电压差进行比较放大，输出读结果Out。

本发明提出的第二种读电路结构的效果是：

读操作过程中，存储单元与参考单元所在列的电流产生的电压差，进行灵敏放大，得到读出结果。与此同时，当存储单元处于导通态时，电压差放大电路的输出结果会使得处于非导通态的冗余列打开，因而使得在读操作过程中的读电流包括一列导通态、一列非导通态、一列处于中间值的参考列的电流；而当存储单元处于非导通态时，电压差放大电路的输出结果会使得处于导通态的冗余列打开，因而使得在读操作过程中的读电流也包括一列导通态、一列非导通态、一列处于中间值的参考列的电流；因而使得读操作过程中不管所读取的存储单元是导通态还是非导通态，即不管所读取的是1还是0，读操作过程中的读电流曲线是一致的，进而读功耗曲线也是一致的，因而可以提高抗功耗分析攻击的能力。

同时，本发明所提第二种结构是在读操作过程中，并行进行功耗的补偿，即电压差放大电路得到结果后，开启冗余列，使得冗余列有电流通过，使得读取过程中的功耗曲线保持较好的一致性，而非仅仅是平均功耗的一致性。而现有技术US5917754是在读出存储结果后，再依据结果开启补偿电路来补偿功耗，其本质上为提供了能耗的一致性，而非即时功耗曲线的一致性。因此，本发明更具备抗功耗分析攻击的能力。跟本发明所提的第一种结构相比，其读操作和功耗平衡操作的并行性更明显，有利于读0和读1的功耗平衡。

本发明提出的抗旁路攻击的非挥发存储器读电路的第二种结构，是在第一种结构的基础上，采用处于中间状态的参考单元来进行读操作，而将第一种结构中的两个参考单元作为两个冗余单元，用于平衡读功耗，其效果可以在第一种结构的基础上进一步平衡读0和读1的功耗曲线，有利于抗功耗分析类的旁路攻击。

本发明所提的第一种和第二种结构的功耗效果示意图如图6所示，读0和读1的功耗曲线在一开始的很短时间的建立过程之后，会在后续整个读过程中保持一致，直到存储单元的数据读出。

附图说明

图1为一种现有技术。

图2为图1中现有技术的效果。

图3为另一种现有技术。

图4为本发明所提出的第一种结构。

图5为本发明所提出的第二种结构。

图6. 本发明所提的第一种和第二种结果的效果示意图。

图7为本发明根据图4所提出结构的第一种实施例。

图8为本发明根据图4所提出结构的第二种实施例。

图9为本发明根据图4所提出结构的第三种实施例。

图10为本发明根据图5所提出结构的一种实施例。

具体实施方式

下面结合实施例对本发明的具体实施方式做进一步的详细描述。

图7是根据如图4所示的本发明所提出的第一种电路结构的一个具体的实施例，以阻变存储器为例，重点给出了电压差放大电路的一种实施方式。图7中，存储单元701是由一个晶体管和一个阻变单元R串联构成的1T1R单元，处于导通态的参考单元702是由一个晶体管和一个被预置成低阻的阻变单元RL串联构成的参考单元，处于非导通态的参考单元703是由一个晶体管和一个被预置成高阻的阻变单元RH串联构成的参考单元。

电压差放大电路707包括一个翻转电压经过特殊调整的反相器Inv1 721，一个初始化晶体管723，以及一个将反相器Inv1 721的输出信号反相的反相器Inv2 722。其中Inv1721可通过内部晶体管尺寸调整等方式使得其翻转电压介于存储单元位线电压的高值和低值之间，从而具备将存储单元位线的小电压进行放大的能力。其中初始化晶体管723可在Sa_en信号控制下，对反相器Inv1 721的输出点预先初始化为高电平。其中反相器Inv2 722的输出用于控制传输门一708，反相器Inv1 721的输出用于控制传输门二。存储单元位线电压和参考单元位线电压通过灵敏放大器SA 712进行灵敏放大后，经过反相器Inv3 714增加到满摆幅，再经锁存器latch 715锁存输出，另外，另一个初始化晶体管716可在Sa_en控制下对SA 712的输出节点进行初始化到高电平。

在图7的实施例中，电压差放大电路707中的初始化晶体管723使得Inv1 721的输出点初始化为高电平，因而使得传输门二在初始化阶段就是打开的，其优势是针对存储单元701为低阻时的读取操作，可以提前建立参考位线的电压，因而可以提高读速度，但是其不足是在读操作之前就有参考列的电流流过，有一定的功耗损耗。

因而，在图8的实施例中，给出了另一种电压差放大电路的实施方式，包含控制电路，使得在读操作开始之前两列参考列的传输门都处于关闭状态。图8给出了电压差放大电路807的实施例结构，包括一个翻转电压经过特殊调整的反相器Inv1 821，一个初始化晶体管823，一个将Inv1 821的输出信号反相的反相器Inv2 822，还包括一个与非门Nand1 824和一个反相器Inv4 825。其中Inv1 821可通过内部晶体管尺寸调整等方式使得其翻转电压介于存储单元位线电压的高值和低值之间，从而具备将存储单元位线的小电压进行放大的能力。其中初始化晶体管823可在Sa_en信号控制下，对Inv1 821的输出点预先初始化为高电平。其中反相器Inv2 822是将Inv1 821的输出反相，用于控制传输门一808。其中Nand1824是将Inv1 821的输出跟Sa_en进行与非操作，其输出再经过Inv4 825进行反相后，用于控制传输门二809。图8的电压差放大电路实施例的结构，增加了控制部分，使得在初始化期间传输门一808和传输门二809均不开启，只有在读操作期间，传输门一808或者传输门二809才依据存储单元801的高低阻值情况加以开启。

图9中给出了另一种根据本发明的实施例，为进一步简化电压差放大电路的结构，采用在参考列的位线上增加一个控制晶体管的方案，使得只有在正式读操作期间才开启参考列的电流通路。图9的实施例结构在图7结构的基础上，增加了参考列上的控制晶体管924，由Sa_en信号控制，使得在初始化期间，参考列不导通，只有在正式读操作期间，才能根据存储单元901的高低阻值情况开启参考列。该实施例以较简单的电路结构实现了跟图8实施例相同的控制效果。

图10是本发明根据图5所提结构的一种实施例，以阻变存储器为例。图10中，存储单元1001是由一个晶体管和一个阻变单元R串联构成的1T1R单元，处于导通态的冗余单元1002是由一个晶体管和一个被预置成低阻的阻变单元RL串联构成的单元，处于非导通态的冗余单元1003是由一个晶体管和一个被预置成高阻的阻变单元RH串联构成的单元，而参考单元1017是由一个晶体管和一个处于阻值介于存储单元的高阻和低阻中间的电阻串联构成。图10中电压差放大电路1007跟图9中的电压差放大电路907采用了同样的实施结构，其作用是将存储单元处于高阻和低阻时对应的位线电压放大为满电压摆幅的高电平和低电平，用以控制冗余单元通路上的传输门一1008和传输门二1009，当存储单元1001是高阻时，读使能信号开启后，存储单元所在位线电压为较高的电压，电压差放大电路的结果会产生一个高电平来控制传输门一1008开启，使得具有低阻冗余单元的通路中有电流流过，反之，当存储单元1001是低阻时，读使能信号开启后，存储单元所在位线电压为较低的电压，电压差放大电路的结果会产生一个高电平来控制传输门二1009开启，使得具有高阻冗余单元的通路中有电流流过，因而可以达到冗余单元通路的电流跟存储单元通路的电流互补的效果。与此同时，存储单元位线电压和参考单元位线电压通过灵敏放大器1012进行正常读操作。图10实施例中，不管存储单元是高阻还是低阻，即不管存储的是0还是1，其读取时的总电流都包括一列高阻通路电流、一列低阻通路电流、一列处于中间值的参考通路电流，因而可以平衡读0和读1的功耗差异，消除功耗信号泄露，抵抗功耗分析攻击。

图10实施例中的电压差放大电路1007的具体实现方式，也可以采取图8所示的807结构，也可以采取图7所示的707结构，也可以采取其他的可将一个摆幅较小的电压差别放大为满摆幅高电平和低电平的任意电路结构。

特别的，图7、图8、图9、图10的具体实施例中，其电压差放大电路中的Inv1模块可以换成比较器模块、减法器模块、单级运算放大器等模块。

尽管对本发明的描述是以参考实例的方式作出的，但是本领域的技术人员将认知到，在不脱离本发明的范围和精神的前提下，可以在形式或者细节上作出改变。

Claims (15)

1.一种可抗旁路攻击的非挥发存储器读电路，其特征在于包括：存储单元，第一参考单元，第二参考单元，电压差放大电路，灵敏放大器，以及电流源，此外，还包括：列选择晶体管：第一晶体管，两个参考单元列选择晶体管：第二晶体管和第三晶体管，两个读使能控制的晶体管：第四晶体管和第五晶体管，两个传输门：第一传输门、第二传输门；其中：

（1）所述存储单元，可以处于导通态或者非导通态，分别表示存储1或者0数据；

（2）所述第一参考单元处于非导通态，第二参考单元处于导通态，且与存储单元结构相同，分别预先编程为非导通态和导通态；

（3）所述列选择晶体管：第一晶体管，其栅极受列选择信号控制，当列选择信号有效时，该列存储单元被选中；

（4）所述两个参考单元列选择晶体管：第二晶体管和第三晶体管，其栅极受参考单元列选择信号控制，当参考单元列选择信号有效时，对应的参考单元列被选中；

（5）所述两个传输门：第一传输门、第二传输门，分别用于控制非导通态的第一参考单元、导通态的第二参考单元所在列的开关；

（6）所述电压差放大电路，其输入是存储单元所在列的位线电压，将存储单元分别处于导通态、非导通态时的位线电压转换成低电平和高电平输出，该输出连接到第二传输门的控制端；同时其输出再经过一个反相器产生一个互补的电平输出，连接到第一传输门的控制端；

（7）所述灵敏放大器，将存储单元列、根据电压差放大电路的输出所选择的参考单元列上的电压差进行比较放大，输出读结果Out；

（8）所述读使能控制的晶体管：第四晶体管和第五晶体管，在读使能有效时，分别开启，使电流源产生的读电流能施加到存储单元、被电压差放大电路的输出所选择的第一参考单元或者第二参考单元上。

2.根据权利要求1所述的可抗旁路攻击的非挥发存储器读电路，其特征在于所述的存储单元是阻变存储器的单元，其导通态和非导通态分别代表低阻和高阻状态；相应地，所述第一参考单元是处于高阻态的阻变存储器单元，第二参考单元是处于低阻态的阻变存储器单元，或者，

所述的存储单元是相变存储器的单元，其导通态和非导通态分别代表晶态的低阻和非晶态的高阻；相应地，所述第一参考单元是处于非晶态的高阻态的相变存储器单元，第二参考单元是处于晶态的低阻态的相变存储器单元；或者，

所述的存储单元是EEPROM或Flash依靠浮栅电荷存储的存储单元，所述导通态和非导通态分别表示其浮栅电荷被编程和被擦除的物理状态；相应地，所述第一参考单元是浮栅电荷被擦除的状态，第二参考单元是浮栅电荷被编程注入的状态。

3.根据权利要求1所述的可抗旁路攻击的非挥发存储器读电路，其特征在于所述的电压差放大电路，其用于电压差放大的主要模块包括翻转电压经过调整的反相器、比较器、减法器或单级运算放大器，或者是能将两个不同的模拟电压进行区分、并转换为低电平和高电平的电路。

4.根据权利要求1所述的可抗旁路攻击的非挥发存储器读电路，其特征在于所述的电压差放大电路包含输出状态初始化电路；该初始化电路的初始化状态使两列参考单元列中的一列预先处于打开状态，以提高读速度。

5.根据权利要求4所述的可抗旁路攻击的非挥发存储器读电路，其特征在于所述的电压差放大电路，包括一个翻转电压经过特殊调整的第一反相器，一个初始化晶体管，一个将第一反相器的输出信号反相的第二反相器；其中，第一反相器通过内部晶体管尺寸调整方式使其翻转电压介于存储单元位线电压的高值和低值之间；初始化晶体管在Sa_en信号控制下，对第一反相器的输出点预先初始化为高电平；第二反相器将第一反相器的输出反相，用于控制第一传输门；第一反相器的输出用于控制第二传输门。

6.根据权利要求1所述的可抗旁路攻击的非挥发存储器读电路，其特征在于所述的电压差放大电路还包含控制电路，该控制电路在读使能无效期间，使第一传输门和第二传输门都关闭，只有在读使能有效期间，再根据电压差放大电路的实际输出结果决定开启哪个传输门，以降低读功耗。

7.根据权利要求1所述的可抗旁路攻击的非挥发存储器读电路，其特征在于所述的第一传输门、第二传输门是互补MOS电路的传输门，或者是单个MOS管构成的传输门。

8.根据权利要求6所述的可抗旁路攻击的非挥发存储器读电路，其特征在于所述的电压差放大电路，包括一个翻转电压经过特殊调整的第一反相器，一个初始化晶体管，一个将第一反相器的输出信号反相的第二反相器 ，还包括一个与非门和第三反相器 ；其中，第一反相器通过内部晶体管尺寸调整方式使其翻转电压介于存储单元位线电压的高值和低值之间；初始化晶体管在Sa_en信号控制下，对第一反相器的输出点预先初始化为高电平；第二反相器将第一反相器的输出反相，用于控制第一传输门；与非门将第一反相器的输出跟Sa_en进行与非操作，其输出再经过第三反相器进行反相后，用于控制第二传输门。

9.根据权利要求6所述的可抗旁路攻击的非挥发存储器读电路，其特征在于所述的电压差放大电路，包括一个翻转电压经过特殊调整的第一反相器，一个初始化晶体管，一个将第一反相器的输出信号反相的第二反相器 ，还包括串联在参考列的控制晶体管；其中，第一反相器通过内部晶体管尺寸调整方式使其翻转电压介于存储单元位线电压的高值和低值之间；初始化晶体管在Sa_en信号控制下，对第一反相器的输出点预先初始化为高电平；第二反相器将第一反相器的输出反相，用于控制第一传输门；第一反相器的输出用于控制第二传输门；串联在参考列的控制晶体管受Sa_en信号控制，当Sa_en为低电平时，整个参考列关闭，两个参考列中都没有电流流过，当Sa_en为高电平时，根据传输门一和传输门二的开启情况，决定哪个参考列中有电流流过。

10.一种可抗旁路攻击的非挥发存储器读电路结构，其特征在于包括：包括：存储单元，第一冗余单元，第二冗余单元，处于中间值的参考单元，电压差放大电路，电流源，灵敏放大器；此外，还包括：列选择晶体管：第一晶体管，参考列选择晶体管：第二晶体管，两个冗余单元列选择晶体管：第三晶体管和第四晶体管，两个传输门：第一传输门、第二传输门，三个读使能控制的晶体管：第五晶体管、第六晶体管、第七晶体管；其中：

（1）所述存储单元，处于导通态或者非导通态，分别表示存储1或者0数据；

（2）所述第一冗余单元处于非导通态，第二冗余单元处于导通态，且与存储单元结构相同，分别预先编程为非导通态和导通态；

（3）所述处于中间值的参考单元，其状态位于导通态和非导通态的中间状态；

（4）所述列选择晶体管：第一晶体管，其栅极受列选择信号控制，当列选择信号有效时，该列存储单元被选中；

（5）所述冗余单元列选择晶体管：第二晶体管和第三晶体管，其栅极受冗余单元列选择信号控制，当冗余单元列选择信号有效时，对应的冗余单元列被选中；

（6）所述参考列选择晶体管：第四晶体管，其栅极受参考列选择信号控制，当参考列选择信号有效时，该参考列被选中；

（7）所述第一传输门、第二传输门，分别用于控制非导通态的第一冗余单元、导通态的第二冗余单元所在列的开关；

（8）所述电压差放大电路，其输入是存储单元所在列的位线电压，将存储单元分别处于导通态、非导通态时的位线电压转换成低电平和高电平输出，该输出连接到第二传输门的控制端；同时其输出再经过一个反相器产生一个互补的电平输出，连接到第一传输门的控制端；

（9）所述读使能控制的第五晶体管、第六晶体管、第七晶体管，在读使能有效时，分别开启，使得电流源产生的读电流能施加到存储单元、冗余单元、参考单元所在列上；

（10）所述灵敏放大器，将存储单元列、参考单元列上的电压差进行比较放大，输出读结果Out。

11.根据权利要求10所述的可抗旁路攻击的非挥发存储器读电路结构，其特征在于所述的存储单元是阻变存储器的单元，其导通态和非导通态分别代表低阻和高阻状态；相应地，所述第一冗余单元是处于高阻态的阻变存储器单元，第二冗余单元是处于低阻态的阻变存储器单元；或者，

所述的存储单元是相变存储器的单元，其导通态和非导通态分别代表晶态的低阻和非晶态的高阻；相应地，所述第一冗余单元是处于非晶态的高阻态的相变存储器单元，第二冗余单元是处于晶态的低阻态的相变存储器单元；或者，

所述的存储单元是EEPROM或Flash依靠浮栅电荷存储的存储单元，所述导通态和非导通态分别表示其浮栅电荷被编程和被擦除的物理状态；相应地，所述第一冗余单元是浮栅电荷被擦除的状态，第二冗余单元是浮栅电荷被编程注入的状态。

12.根据权利要求10所述的可抗旁路攻击的非挥发存储器读电路结构，其特征在于所述的电压差放大电路，其用于电压差放大的主要模块包括翻转电压经过调整的反相器、比较器、减法器或单级运算放大器，或者是能将两个不同的模拟电压进行区分、并转换为低电平和高电平的电路。

13.根据权利要求10所述的可抗旁路攻击的非挥发存储器读电路结构，其特征在于所述的电压差放大电路包含输出状态初始化电路；该初始化电路的初始化状态使得两列冗余单元列中的一列预先处于打开状态，使读功耗进行更早平衡。

14.根据权利要求10所述的可抗旁路攻击的非挥发存储器读电路结构，其特征在于所述的电压差放大电路还包含控制电路，该控制电路在读使能无效期间，使第一传输门和第二传输门都关闭，只有在读使能有效期间，再根据电压差放大电路的实际输出结果决定开启哪个传输门，以降低读功耗。

15.根据权利要求10所述的可抗旁路攻击的非挥发存储器读电路结构，其特征在于所述的第一传输门、第二传输门是互补MOS电路的传输门，或者是单个MOS管构成的传输门。