CN104992910A - 一种金属突刺混合键合方法 - Google Patents

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Abstract

本发明涉及一种金属突刺混合键合方法。包括以下步骤:在待混合键合的上衬底的绝缘层形成与所述绝缘层底端齐平的第一金属导体;在待混合键合的下衬底的绝缘层形成高于所述绝缘层顶端的第二金属突刺;清洗上下衬底,形成亲水性活性表面;将上下衬底对准,施加压力,使下衬底上的第二金属突刺扎入对应上衬底上的第一金属导体中,同时所述上衬底的绝缘层和所述下衬底的绝缘层也键合在一起,形成稳固的预键合结构;将预键合后的晶圆进行退火。本发明采用混合键合方法,在形成金属化合物键合的同时,绝缘层间也形成了键合,增加了键合的结合强度和可靠性,可以实现晶圆内数千个芯片的内部金属互连,可以极大改善芯片性能并节约成本。

Description

一种金属突刺混合键合方法
技术领域
本发明涉及一种键合方法,特别涉及一种金属突刺混合键合方法。
背景技术
随着人们对电子产品的要求向小型化、多功能、环保型等方向的发展,人们努力寻求将电子系统越做越小,集成度越来越高,功能越做越多,越来越强。由此产生了许多新技术、新材料和新设计,例如三维堆叠封装等技术就是这些技术的典型代表。在超大规模集成电路发展日益接近物理极限的情况下,于物理尺寸和成本方面都具有优势的三维集成电路是延长摩尔定律并解决先进封装问题的有效途径。三维堆叠封装结构可直接将多个裸芯片或者衬底通过键合的方式堆叠起来,实现在三维方向上的金属互连结构,大大减小互连距离,提高传输速度,从而实现一个系统或者某个功能在三维结构上的集成。而晶圆键合技术正是三维电路集成的关键技术之一。
现有的键合技术主要包括直接氧化物键合、金属键合、介电材料粘结键合等,直接氧化物键合对键合界面的平整度和粗糙度要求较高,而且退火温度较高容易造成热应力和应变,在键合表面形成凸起,且通常只能实现晶圆键合,难以同时实现芯片的内部金属互连;而金属键合难以对准,多层的堆叠需要一层层键合,对键合精度和结合强度等都有影响。同时也有不同材料之间的混合键合,比如在待键合的衬底上下表面采用金属材料和介电粘附层同时混合来键合,在键合以后,金属采用热压键合或者共熔合金,粘附层则通过热压后固化粘结在一起,从而提高键合的结合力,但是存在工艺较复杂,难以大规模量产,难以实现金属的内部互连并维持这种互连的高良率等问题,严重影响了生产效率和产品可靠性。
发明内容
本发明所要解决的技术问题是提供一种金属突刺混合键合方法,解决现有技术中难以实现金属的内部互连、产品可靠性差且生产效率低的问题。
本发明解决上述技术问题的技术方案如下:一种金属突刺混合键合方法,包括以下步骤:
步骤一,提供第一晶圆和第二晶圆,所述第一晶圆具有待混合键合的上衬底,所述第二晶圆具有待混合键合的下衬底,所述第一晶圆的上衬底底部和所述第二晶圆的下衬底顶部均形成有绝缘层。
步骤二,在所述第一晶圆上衬底的绝缘层上形成第一金属导体,所述第一金属导体与所述绝缘层底端齐平;
步骤三,在所述第二晶圆下衬底的绝缘层上形成第二金属突刺,所述第二金属突刺为高于所述绝缘层顶端的锥形凸起;
步骤四,对所述第一晶圆和第二晶圆进行清洗,去除所述上衬底和所述下衬底上附着的沾污物;
步骤五,将表面处理好的两个晶圆的上下衬底对准,通过键合装置施加压力,使下衬底上的第二金属突刺扎入所述上衬底上对应的第一金属导体中,同时所述上衬底的绝缘层和所述下衬底的绝缘层也键合在一起,形成稳固的预键合结构;
步骤六,将预键合后的晶圆进行退火。
在上述技术方案的基础上,本发明还可以做如下改进。
进一步,所述步骤四还包括:在清洗后的上衬底的绝缘层和清洗后的下衬底的绝缘层上形成亲水性活性表面。
进一步,所述步骤六中,退火温度为200℃~450℃。
进一步,形成第一金属导体包括以下步骤:
在所述上衬底的绝缘层上刻蚀形成金属互连线沟槽;
电镀填充金属充满所述金属互连线沟槽,并覆盖所述绝缘层形成金属层;
对所述金属层进行化学机械平坦化处理至露出绝缘层,所述金属互连线沟槽内形成第一金属导体。
进一步,形成第二金属突刺包括以下步骤:
在所述下衬底的绝缘层上刻蚀形成金属互连线沟槽;
电镀填充金属充满所述金属互连线沟槽,并覆盖所述绝缘层形成金属层;
对所述金属层进行化学机械平坦化处理至露出绝缘层;
对所述绝缘层进行刻蚀至所述金属互连线沟槽内填充的金属高于所述绝缘层形成第二金属突刺。
进一步,所述绝缘层为二氧化硅绝缘层、氮化硅绝缘层、氮氧化硅绝缘层、碳化硅绝缘层或碳搀杂氧化硅低介质层。
进一步,所述第一金属导体的硬度小于所述第二金属突刺的硬度,所述第一金属导体的材料为Al、Cu、Sn、In、SnIn、SnAg、SnCu或SnAgCu。
进一步,:所述第二金属突刺由镍、铜、钨或铁电镀填充形成。
进一步,所述步骤四中,采用化学溶液或等离子体法对所述晶圆进行清洗。
进一步,所述步骤五中,所施加的压力为1千牛顿~90千牛顿。
本发明的有益效果是:本发明采用混合键合方法,即通过SiO2、氮化硅等绝缘层键合和机械键合两者相结合,不仅减小了键合时需要的温度要求,而且在形成金属化合物键合的同时,绝缘层间也形成了键合,增加了键合的结合强度和可靠性;同时,在预键合过程中采用硬金属突刺扎入软金属中的方法,可以形成稳固的预键合结构,保证整个结构的三维同步键合的精度要求,实现晶圆内数千个芯片的内部金属互连,可以极大改善芯片性能并节约成本。
附图说明
图1为本发明一种金属突刺混合键合方法的流程图;
图2为本发明形成第一金属导体的流程图;
图3为本发明形成第二金属突刺的流程图;
图4a至图4c为本发明实施例两衬底完成混合键合的工艺过程对应的结构示意图。
具体实施方式
以下结合附图对本发明的原理和特征进行描述,所举实例只用于解释本发明,并非用于限定本发明的范围。
如图1所示,为本实施例中金属突刺混合键合方法的流程图,包括以下步骤:
步骤101,提供两晶圆,所述晶圆的互连界面上包括待混合键合的上衬底1和待混合键合的下衬底4,所述上衬底1底部和所述下衬底4顶部均形成有二氧化硅绝缘层。在其他实施例中,形成的绝缘层还可以为氮化硅绝缘层、氮氧化硅绝缘层、碳化硅绝缘层或碳搀杂氧化硅低介质层等。
步骤102,在所述上衬底1的二氧化硅绝缘层2上形成第一金属导体3,所述第一金属导体3与所述绝缘层2底端齐平,如图4a所示;本实施例中,所述第一金属导体由锡填充形成,而在其他实施例中,填充金属可为Al、Cu、In、SnIn、SnAg、SnCu或SnAgCu等材料的任意一种,对于材料的选择,只需要保证第二金属突刺6的硬度大于第一金属导体3的硬度即可。
步骤103,在所述下衬底4的二氧化硅绝缘层5上形成第二金属突刺6,所述第二金属突刺6为高于所述二氧化硅绝缘层5顶端的锥形凸起,如图4b所示;本实施例中,所述第二金属突刺由铜填充形成,而在其他实施例中,电镀金属可为镍、铜、钨、铁等金属的任意一种。
步骤104,采用化学溶液或者等离子体对所述晶圆进行清洗,去除所述上衬底1和所述下衬底4上附着的沾污,并在所述上衬底的绝缘层2和所述下衬底的绝缘层5上形成亲水性活性表面;
步骤105,将表面处理好的上下衬底对准,在低温下预键合在一起,通过键合装置施加50千牛顿的压力,使下衬底4上的第二金属突刺6扎入所述上衬底1上对应的第一金属导体3中,同时所述上衬底1的绝缘层2和所述下衬底4的绝缘层5也键合在一起,形成稳固的预键合结构;在其他实施例中,可以根据需要选择1千牛顿~90千牛顿间的任意值将第二金属突刺6扎入到第一金属导体中即可。
步骤106,将预键合后的晶圆进行退火,在300℃下,使第一金属导体锡和第二金属突刺铜形成冶金结合,键合界面上的二氧化硅绝缘层也固化结合在一起,如图4c所示,为上下衬底键合后的晶圆结构示意图。在其他实施例中,退火温度可为200℃~450℃间的任意值。
如图2所示,为本实施例步骤102形成第一金属导体的流程图,包括以下步骤:
步骤201,在所述上衬底1的绝缘层2上刻蚀形成金属互连线沟槽;
步骤202,电镀填充金属锡充满衬底1上的金属互连线沟槽,并覆盖所述绝缘层2形成金属层;
步骤203,对所述金属层进行化学机械平坦化处理至露出绝缘层2,所述金属互连线沟槽内形成第一金属导体3。工艺过程对应的结构如图4a所示,所述第一金属导体3与所述绝缘层2底端齐平。
如图3所示,为本实施例步骤103形成第二金属突刺的流程图,包括以下步骤:
步骤301,在所述下衬底4的绝缘层5上刻蚀形成金属互连线沟槽;
步骤302,电镀填充金属铜充满所述金属互连线沟槽,并覆盖所述绝缘层5形成金属层;
步骤303,对所述金属层进行化学机械平坦化处理至露出绝缘层5;
步骤304,对所述绝缘层5进行刻蚀至所述金属互连线沟槽内填充的金属铜高于所述绝缘层5形成第二金属突刺6。工艺过程对应的结构如图4b所示,所述第二金属突刺6为高于所述绝缘层5顶端的锥形凸起。
本发明采用混合键合方法,即通过二氧化硅绝缘层、氮化硅绝缘层等绝缘层键合和机械键合两者相结合,不仅减小了键合时需要的温度要求,而且在形成金属化合物键合的同时,绝缘层间也形成了键合,增加了键合的结合强度和可靠性;同时,在预键合过程中采用硬金属突刺扎入软金属中的方法,可以形成稳固的预键合结构,保证整个结构的三维同步键合的精度要求,实现晶圆内数千个芯片的内部金属互连,可以极大改善芯片性能并节约成本。
以上所述仅为本发明的较佳实施例,并不用以限制本发明,凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

Claims (10)

1.一种金属突刺混合键合方法,包括以下步骤:
步骤一,提供第一晶圆和第二晶圆,所述第一晶圆具有待混合键合的上衬底,所述第二晶圆具有待混合键合的下衬底,所述第一晶圆的上衬底底部和所述第二晶圆的下衬底顶部均形成有绝缘层;
步骤二,在所述第一晶圆上衬底的绝缘层上形成第一金属导体,所述第一金属导体与所述绝缘层底端齐平;
步骤三,在所述第二晶圆下衬底的绝缘层上形成第二金属突刺,所述第二金属突刺为高于所述绝缘层顶端的锥形凸起;
步骤四,对所述第一晶圆和第二晶圆进行清洗,去除所述上衬底和所述下衬底上附着的沾污物;
步骤五,将表面处理好的两个晶圆的上下衬底对准,通过键合装置施加压力,使下衬底上的第二金属突刺扎入所述上衬底上对应的第一金属导体中,同时所述上衬底的绝缘层和所述下衬底的绝缘层也键合在一起,形成稳固的预键合结构;
步骤六,将预键合后的晶圆进行退火。
2.根据权利要求1所述的混合键合方法,其特征在于:所述步骤四还包括:在清洗后的上衬底的绝缘层和清洗后的下衬底的绝缘层上形成亲水性活性表面。
3.根据权利要求1所述的混合键合方法,其特征在于:所述步骤六中,退火温度为200℃~450℃。
4.根据权利要求1所述的混合键合方法,形成第一金属导体包括以下步骤:
步骤201,在所述第一晶圆上衬底的绝缘层上刻蚀形成金属互连线沟槽;
步骤202,电镀填充金属充满所述金属互连线沟槽,并覆盖所述绝缘层形成金属层;
步骤203,对所述金属层进行化学机械平坦化处理至露出绝缘层,所述金属互连线沟槽内形成第一金属导体。
5.根据权利要求1所述的混合键合方法,形成第二金属突刺包括以下步骤:
步骤301,在所述第二晶圆下衬底的绝缘层上刻蚀形成金属互连线沟槽;
步骤302,电镀填充金属充满所述金属互连线沟槽,并覆盖所述绝缘层形成金属层;
步骤303,对所述金属层进行化学机械平坦化处理至露出绝缘层;
步骤304,对所述绝缘层进行刻蚀至所述金属互连线沟槽内填充的金属高于所述绝缘层形成第二金属突刺。
6.根据权利要求1~5任一所述的混合键合方法,其特征在于:所述绝缘层为二氧化硅绝缘层、氮化硅绝缘层、氮氧化硅绝缘层、碳化硅绝缘层或碳搀杂氧化硅低介质层。
7.根据权利要求6所述的混合键合方法,其特征在于:所述第一金属导体的硬度小于所述第二金属突刺的硬度,所述第一金属导体的材料为Al、Cu、Sn、In、SnIn、SnAg、SnCu或SnAgCu。
8.根据权利要求7所述的混合键合方法,其特征在于:所述第二金属突刺由镍、铜、钨或铁电镀填充形成。
9.根据权利要求7所述的混合键合方法,其特征在于:所述步骤四中,采用化学溶液或等离子体法对所述晶圆进行清洗。
10.根据权利要求7所述的混合键合方法,其特征在于:所述步骤五中,所施加的压力为1千牛顿~90千牛顿。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110707186A (zh) * 2019-10-21 2020-01-17 深圳市华星光电半导体显示技术有限公司 Led显示面板的制备方法
CN112071803A (zh) * 2020-09-17 2020-12-11 长江存储科技有限责任公司 一种半导体结构及其制造方法
CN113793808A (zh) * 2021-08-04 2021-12-14 清华大学 金属凸点及其制造方法和使用方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060076664A1 (en) * 2004-10-07 2006-04-13 Chien-Hua Chen 3D interconnect with protruding contacts
CN101404269A (zh) * 2007-10-05 2009-04-08 夏普株式会社 半导体器件、半导体器件的安装方法和安装结构
CN102169845A (zh) * 2011-02-22 2011-08-31 中国科学院微电子研究所 一种用于三维封装的多层混合同步键合结构及方法
CN103426732A (zh) * 2012-05-18 2013-12-04 上海丽恒光微电子科技有限公司 低温晶圆键合的方法及通过该方法形成的结构
CN104167372A (zh) * 2014-08-08 2014-11-26 武汉新芯集成电路制造有限公司 一种混合键合方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060076664A1 (en) * 2004-10-07 2006-04-13 Chien-Hua Chen 3D interconnect with protruding contacts
CN101404269A (zh) * 2007-10-05 2009-04-08 夏普株式会社 半导体器件、半导体器件的安装方法和安装结构
CN102169845A (zh) * 2011-02-22 2011-08-31 中国科学院微电子研究所 一种用于三维封装的多层混合同步键合结构及方法
CN103426732A (zh) * 2012-05-18 2013-12-04 上海丽恒光微电子科技有限公司 低温晶圆键合的方法及通过该方法形成的结构
CN104167372A (zh) * 2014-08-08 2014-11-26 武汉新芯集成电路制造有限公司 一种混合键合方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110707186A (zh) * 2019-10-21 2020-01-17 深圳市华星光电半导体显示技术有限公司 Led显示面板的制备方法
US11393947B2 (en) 2019-10-21 2022-07-19 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Method of fabricating light-emitting diode display panel
CN112071803A (zh) * 2020-09-17 2020-12-11 长江存储科技有限责任公司 一种半导体结构及其制造方法
CN113793808A (zh) * 2021-08-04 2021-12-14 清华大学 金属凸点及其制造方法和使用方法
CN113793808B (zh) * 2021-08-04 2024-06-14 清华大学 金属凸点及其制造方法和使用方法

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