CN104980235B - 一种全集成射频接收通道信号幅度检测电路 - Google Patents

Abstract

本发明涉及一种全集成射频接收通道信号幅度检测电路，包括开关阵列模块、共用运算放大器组、差分放大器以及共模反馈模块，开关阵列模块的输入端与各外部输入信号相连接并接收内部数字信号调控其运行状态，开关阵列模块的输出端分别与共用运算放大器组、差分放大器、共模反馈模块相连接，共用运算放大器组、差分放大器、共模反馈模块以及开关阵列模块的输出端均分别连接输出信号端ATEST1、ATEST2。上述技术方案中采用内部数字信号控制开关阵列的开启和关闭，通过依次检测射频收发链路中模块的输出信号是否正常，达到确定此模块是否正常工作以及性能是否达到指标要求的目的，增加芯片可测性。

Description

一种全集成射频接收通道信号幅度检测电路

技术领域

本发明涉及射频收发信号检测领域，具体涉及一种全集成射频接收通道信号幅度检测电路。

背景技术

传统射频收发电路芯片的检测电路通常设置在片外，其检测方式为对接收链路最后一级模数转换器的输出信号或者发射链路功率放大器PA的输出信号进行检测，主要缺点是：若接收/发射链路中的电路模块，如低噪声放大器、混频器、带通滤波器、锁相环等关键电路由于工艺、温度和电压变化导致功能或性能异常时，无法检测具体的性能缺陷模块，导致芯片的可测性较低。若在每一级电路的输出端口都引出测试管脚，则芯片版图设计和封装会非常复杂，造成芯片面积较大，同时，需要额外的片外检测模块才能实现，存在集成度低的缺点。

发明内容

本发明的目的就是提供一种全集成射频接收通道信号幅度检测电路，其可有效解决上述问题，其可以非常清晰的发现信号通路中各模块的功能是否正确，性能是否达到指标要求，增加芯片的可测性。

为实现上述目的，本发明采用以下技术方案进行实施：

一种全集成射频接收通道信号幅度检测电路，其特征在于：包括开关阵列模块、共用运算放大器组、差分放大器以及共模反馈模块，开关阵列模块的输入端与各外部输入信号相连接并接收内部数字信号调控其运行状态，开关阵列模块的输出端分别与共用运算放大器组、差分放大器、共模反馈模块相连接，共用运算放大器组、差分放大器、共模反馈模块以及开关阵列模块的输出端均分别连接输出信号端ATEST1、ATEST2。

上述技术方案中采用内部数字信号控制开关阵列的开启和关闭，输出信号正确与否的检测无需只能以模数转换器的输出作为检测依据，可以通过依次检测射频收发链路中模块的输出信号是否正常，达到确定此模块是否正常工作以及性能是否达到指标要求的目的，增加芯片可测性；同时在芯片测试时，减少了片外器件的使用，具有更高的集成度；另外，检测电路由多个开关和运算放大器实现，其核心检测模块采用共用方式，具有低功耗特点。

附图说明

图1为本发明在射频收发链路中的使用示意图；

图2为本发明的电路结构原理图；

图3为图2中共用运算放大器组的连接结构原理图；

图4为图3所示轨到轨运算放大器OP1-OP7的电路原理图；

图5为图2中共模反馈模块的电路原理图；

图6为图2中差分放大器OP_DIV的电路原理图。

图7为图2所示开关阵列的电路原理图。

具体实施方式

为了使本发明的目的及优点更加清楚明白，以下结合实施例对本发明进行具体说明。应当理解，以下文字仅仅用以描述本发明的一种或几种具体的实施方式，并不对本发明具体请求的保护范围进行严格限定。

本发明采取的技术方案如图2所示，一种全集成射频接收通道信号幅度检测电路，包括开关阵列10、共用运算放大器组20、差分放大器40与共模反馈模块30；开关阵列10实现的功能是当某一模块被检测时，连接此模块的开关是闭合的，其余的开关均为断开状态；共用放大器组通过对输入信号的处理，可以判断出射频收发链路中模块是否正常工作；差分放大器40OP_DIV用来完成对分频器输入信号的检测，来判断分频器是否工作正常；共模反馈模块30保证共用差分放大器40工作在稳定的共模输入电压下。开关阵列10由逻辑门电路、反相器电路及两者组合电路构成；共用运算放大器组20包括轨到轨运算放大器及共模反馈模块30。分频器输出信号检测模块与共模反馈模块30中的差分放大器40不同，分别如图4、6所示。本发明在传统只能通过检测ADC输出信号来检测射频收发链路中各模块是否工作正常的背景下，采用开关阵列10控制的方式，使得可以通过数字信号对开关阵列10控制，逐一检测射频收发模块中的AGC、上混频器、下混频器、电流泵是否正常工作，这样便实现了检测运算放大器电路组的共用，从而降低放大器的功耗和芯片面积；同时，检测电路集成在射频收发芯片内部，进一步提高了芯片的集成度。本发明在射频收发链路中的使用状态如图1所示。

检测电路接收的外部输入信号包括输入信号DIV1、输入信号DIV2、输入信号AGC_C1、输入信号AGC_C2、输入信号CP1、输入信号AGC_D1、输入信号AGC_D2、输入信号AGC_D3、输入信号AGC_D4、输入信号UM1、输入信号UM2、输入信号UM3、输入信号UM4、输入信号DNM1、输入信号DNM2、输入信号DNM3、输入信号DNM4、输入信号REG1、输入信号REG2。检测电路的输出信号为输出信号ATEST1和输出信号ATEST2。其中输入信号DIV1和输入信号DIV2来自分频器模块；输入信号AGC_C1、输入信号AGC_C2、输入信号AGC_D1、输入信号AGC_D2、输入信号AGC_D3、输入信号AGC_D4来自AGC模块；输入信号CP1来自锁相环模块；输入信号UM1、输入信号UM2、输入信号UM3和输入信号UM4来自上混频器模块；输入信号DNM1、输入信号DNM2、输入信号DNM3和输入信号DNM4来自下混频器模块；输入信号REG1和输入信号REG2来自稳压器模块。通过对输出信号ATEST1和输出信号ATEST2波形的分析，判断被检测模块是否工作正常。检测电路中的包括开关SW1～SW9；输入信号DIV1通过开关SW1进入差分放大器40OP_DIV的正极输入端，输入信号DIV2通过开关SW2进入差分放大器40OP_DIV的负极输入端，差分放大器40OP-DIV的两个输出端分别与输出信号ATEST1、ATEST2相连；输入信号AGC_C1与开关SW3相连接，开关SW3的另外一端与输出信号ATEST1相连，输入信号AGC_C2与开关SW4相连接，开关SW4的另外一端与输出信号ATEST2相连；输入信号CP1通过开关SW5与输出信号ATEST2相连；输入信号AGC_D1与开关SW6的一端相连，与此相同，输入信号UM1与开关SW6的一端相连，输入信号DNM1与开关SW6的一端相连，输入信号REG1与开关SW6的一端相连，开关SW6的另外一端连接共用运算放大器组20的输入端V_SW1；输入信号AGC_D2与开关SW7的一端相连，与此相同，输入信号UM2与开关SW7的一端相连，输入信号DNM2与开关SW7的一端相连，输入信号REG2与开关SW7的一端相连，开关SW7的另外一端连接共用运算放大器组20的输入端V_SW2；输入信号AGC_D3与开关SW8的一端相连，与此相同，输入信号UM3与开关SW8的一端相连，输入信号DNM3与开关SW8的一端相连，开关SW8的另外一端连接共用运算放大器组20的输入端V_SW3；输入信号AGC_D4与开关SW9的一端相连，与此相同，输入信号UM4与开关SW9的一端相连，输入信号DNM4与开关SW9的一端相连，开关SW9的另外一端连接共用运算放大器组20的输入端V_SW4。

图3为共用运算放大器组20的结构示意图，共用运算放大器组20的输入信号包括V_SW1、V_SW2、V_SW3、V_SW4、Vref，输出信号端为ATEST1、ATEST2；共用运算放大器组20由轨到轨运算放大器OP1、轨到轨运算放大器OP2、轨到轨运算放大器OP3、轨到轨运算放大器OP4、轨到轨运算放大器OP5、轨到轨运算放大器OP6、轨到轨运算放大器OP7、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8、电阻R9组成；轨到轨运算放大器OP2的正相输入端与输入信号V_SW2相连接，轨到轨运算放大器OP3的正相输入端与输入信号V_ref相连接，轨到轨运算放大器OP4的正相输入端与输入信号V_SW3相连接，轨到轨运算放大器OP6的正相输入端与输入信号V_SW4相连接；轨到轨运算放大器OP1的输出端与其反相输入端相连接，电阻R1一端连接轨到轨运算放大器OP1的输出端，电阻R1的另一端与电阻R2的一端相连接，电阻R2的另外一端与轨到轨运算放大器OP3的输出端相连接；轨到轨运算放大器OP2的输出端与其反相输入端相连，电阻R3一端连接轨到轨运算放大器OP2的输出端，电阻R3的另一端与电阻R4的一端相连，电阻R4的另外一端与轨到轨运算放大器OP3的输出端相连接；轨到轨运算放大器OP3的输出端与其反相输入端相连接，电阻R5一端连接轨到轨运算放大器OP3的输出端，电阻R5的另外一端接地；轨到轨运算放大器OP4的输出端与其反相输入端相连接，电阻R6一端连接轨到轨运算放大器OP4的输出端，电阻R6的另一端与电阻R7的一端相连，电阻R7的另外一端与轨到轨运算放大器OP5的输出端相连接；轨到轨运算放大器OP6的输出端与其反相输入端相连接，电阻R8一端连接轨到轨运算放大器OP6的输出端，电阻R8的另一端与电阻R9的一端相连接，电阻R9的另外一端与轨到轨运算放大器OP7的输出端相连接；电阻R1、R2之间的连接点与轨到轨运算放大器OP5的正相输入端相连接，电阻R6、R7之间的连接点与轨到轨运算放大器OP5的反相输入端相连接，轨到轨运算放大器OP5的输出端连接输出信号(输出信号端)ATEST1；电阻R3、R4之间的连接点与轨到轨运算放大器OP7的正相输入端相连接，电阻R8、R9之间的连接点与轨到轨运算放大器OP7的反相输入端相连接，轨到轨运算放大器OP7的输出端连接输出信号(输出信号端)ATEST2。输入信号V_SW1、V_SW2、V_SW3、V_SW4为开关SW1、SW2、SW3、SW4输出端的信号。

轨到轨运算放大器OP1～OP7的结构相同，具体如图4所示，轨到轨运算放大器的输入信号包括V+、V-、Vb1、Vb2、Vb3、Vb4；输出信号为Vout；轨道对运算放大器包括晶体管M0、M1、M2、M3、M4、M5、M6、M7、M8、M9、M10、M11、M12、M13、M14、M15、M16、M17、M18、M19和电容C1、C2、C3、C4、C5、C6。晶体管M0的栅极与偏置电压Vb1相连，漏极与晶体管M1、M2的源极相连，源极接Vdd；晶体管M1的栅极与输入信号V+相连，漏极与晶体管M17漏极相连，源极接晶体管M0的漏极；晶体管M2的栅极与输入信号V-相连，漏极与晶体管M16的漏极相连，源极接晶体管M0的漏极；晶体管M3的栅极与输入信号V+相连，漏极与晶体管M7的漏极相连，源极接晶体管M5的漏极；晶体管M4的栅极与输入信号V-相连，漏极与晶体管M6的漏极相连，源极接晶体管M5的漏极；晶体管M5的栅极接偏置电压Vb2，漏极连接晶体管M3、M4的源极，源极接地；晶体管M6的栅极接晶体管M7的栅极和晶体管M8的漏极，漏极连接晶体管M8的源极，源极接地；晶体管M7的栅极接晶体管M6的栅极和晶体管M8的漏极，漏极连接晶体管M9的源极，源极接地；晶体管M8的栅极接晶体管M9的栅极，漏极连接晶体管M11的源极和晶体管M10的漏极，源极连接晶体管M6和晶体管M4的漏极；晶体管M9的栅极接晶体管M8的栅极，漏极连接晶体管M13的源极、晶体管M12的漏极和晶体管M18的栅极，源极连接晶体管M7和晶体管M3的漏极；晶体管M10的栅极接偏置信号Vb3，漏极连接晶体管M11的源极、晶体管M8的漏极，源极连接晶体管M14和晶体管M11的漏极；晶体管M11的栅极接偏置信号Vb4，漏极连接晶体管M10的源极、晶体管M14的漏极，源极连接晶体管M10和晶体管M8的漏极；晶体管M12的栅极接偏置信号Vb3，漏极连接晶体管M13的源极、晶体管M9的漏极，源极连接晶体管M13、晶体管M15的漏极和晶体管M19的栅极；晶体管晶体管M13的栅极接偏置信号Vb4，漏极连接晶体管M12的源极、晶体管M15的漏极和晶体管M19的栅极，源极连接晶体管M12、晶体管M9的漏极和晶体管M18的栅极；晶体管M14和晶体管M15的栅极相连，源极分别与晶体管M16和晶体管M17的漏极相连，漏极分别与晶体管M10和晶体管M12的源极相连；晶体管M16和晶体管M17的栅极相连，并且连接到晶体管M14的漏极，源极共Vdd，漏极分别与晶体管M14和晶体管M15的源极相连；晶体管M18栅极连接晶体管M9的漏极，源极接地，漏极接输出信号Vout；晶体管M19栅极连接晶体管M15的漏极，源极接Vdd，漏极接输出信号Vout；电容C1到C3两端分别连接晶体管M17的漏极和Vdd；电容C4到C6两端分别连接晶体管M7的漏极和GND。

共模反馈模块30的电路结构如图5所示，共模反馈模块30的输入信号包括V_SW1、V_SW2、V_SW3、V_SW4、Vb4、Vb5和Vref，输出信号为ATEST1和ATEST2。共模反馈模块30包括晶体管M20、M21、M22、M23和电阻R10、R11，晶体管M20、M21、M22、M23的栅极均与输入信号Vb5相连接，晶体管M20、M21、M22、M23的源极分别连接电源电压，晶体管M20的漏极与晶体管M24的源极相连接，晶体管M21的漏极与晶体管M25的源极相连接，电阻R10的两端分别连接晶体管M20、M21的漏极，晶体管M24的栅极连接输出信号ATEST1，晶体管M24的漏极分别连接晶体管M28的漏极和输入信号V_SW1，晶体管M25的栅极连接输入信号Vref，晶体管M25的漏极分别连接晶体管M29的漏极和输入信号V_SW2；晶体管M22的漏极与晶体管M26的源极相连接，晶体管M23的漏极与晶体管M27的源极相连接，电阻R11的两端分别连接晶体管M22、M23的漏极，晶体管M27的栅极连接输出信号ATEST2，晶体管M27的漏极分别连接晶体管M31的漏极和输入信号V_SW4，晶体管M26的栅极连接输入信号Vref，晶体管M26的漏极分别连接晶体管M30的漏极和输入信号V_SW3；晶体管M28、M29、M30、M31的栅极均分别连接输入信号Vb4，晶体管M28、M29、M30、M31的源极均接地。输入信号V_SW1、V_SW2、V_SW3、V_SW4分别为开关SW6、SW7、SW8、SW9输出端的信号。

差分放大器40的电路结构如图6所示，差分放大器40的输入信号包括Vb6、Vref、V_DIV1和V_DIV2，输出信号ATEST1、ATEST2。差分运算放大器包括晶体管M32、M33、M36、M37，晶体管M32的栅极接数字控制信号D13，晶体管M32的源极接输入信号V_DIV1，晶体管M32的漏极接晶体管M34的栅极；晶体管M33的栅极接数字控制信号D13，晶体管M33的源极接输入信号V_DIV2，晶体管M33的漏极接晶体管M35的栅极；晶体管M34的漏极通过电阻R12连接输入信号Vref；晶体管M35的漏极通过电阻R13连接输入信号Vref；晶体管M34、M35的源极均与晶体管M38的漏极相连接；晶体管M36的栅极接数字控制信号D14，晶体管M36的漏极连接晶体管M34栅极；晶体管M37的栅极接数字控制信号D14，晶体管M37的漏极连接晶体管M35栅极，晶体管M38栅极与Vb6相连，漏极连接晶体管M34、M35的源极，晶体管M36、M37、M38的源极接地，输出信号ATEST1和ATEST2分别从晶体管M34、M35的漏极引出。

开关阵列10的具体实施方式如图7所示，晶体管M40和晶体管M41栅极分别于数字控制信号D1和D2连接，漏极分别连接到输入信号AGC_D1和V_SW1,源极分别与V_SW1和AGC_D1相连；晶体管M39栅极接D1漏极接AGC_D1，源极接地；晶体管M42和晶体管M43的栅极分别接D3和D4，晶体管M42的源极和晶体管M43的漏极与输入信号UM1相连，晶体管M42的漏极和晶体管M43的源极接V_SW1和接地；晶体管M44和晶体管M45的栅极分别接D5和D6，晶体管M44的源极和晶体管M45的漏极与输入信号DNM1相连，晶体管M44的漏极和晶体管M45的源极接V_SW1和接地；晶体管M46的栅极接D7，漏极接V_SW1。源极接REG1；晶体管M48和晶体管M49栅极分别于数字控制信号D1和D2连接，漏极分别连接到输入信号AGC_D2和V_SW2,源极分别与V_SW2和AGC_D2相连；晶体管M47栅极接D1漏极接AGC_D2，源极接地；晶体管M50和晶体管M51的栅极分别接D3和D4，晶体管M50的源极和晶体管M51的漏极与输入信号UM2相连，晶体管M50的漏极和晶体管M51的源极接V_SW2和接地；晶体管M52和晶体管M53的栅极分别接D5和D6，晶体管M52的源极和晶体管M53的漏极与输入信号DNM2相连，晶体管M52的漏极和晶体管M53的源极接V_SW2和接地；晶体管M54和晶体管M55栅极分别于数字控制信号D8和D7连接，漏极分别连接到输入信号V_SW2和REG2,源极分别与REG2和V_SW2相连；晶体管M56的栅极接D8，漏极接REG2，源极接地；晶体管M58和晶体管M59栅极分别于数字控制信号D1和D2连接，漏极分别连接到输入信号AGC_D3和V_SW3,源极分别与V_SW3和AGC_D3相连；晶体管M57栅极接D1漏极接AGC_D3，源极接地；晶体管M60和晶体管M61的栅极分别接D3和D4，晶体管M60的源极和晶体管M61的漏极与输入信号UM3相连，晶体管M60的漏极和晶体管M61的源极接V_SW3和接地；晶体管M62和晶体管M63的栅极分别接D5和D6，晶体管M44的源极和晶体管M45的漏极与输入信号DNM3相连，晶体管M62的漏极和晶体管M63的源极接V_SW3和接地，晶体管M65和晶体管M66栅极分别于数字控制信号D1和D2连接，漏极分别连接到输入信号AGC_D4和V_SW4,源极分别与V_SW4和AGC_D4相连；晶体管M64栅极接D1漏极接AGC_D4，源极接地；晶体管M67和晶体管M68的栅极分别接D3和D4，晶体管M67的源极和晶体管M68的漏极与输入信号UM4相连，晶体管M67的漏极和晶体管M68的源极接V_SW4和接地；晶体管M69和晶体管M70的栅极分别接D5和D6，晶体管M69的源极和晶体管M70的漏极与输入信号DNM4相连，晶体管M69的漏极和晶体管M70的源极接V_SW4和接地；晶体管M71、M72、M73、M74的栅极分别连接D9、D10、D10和D9，漏极分别连接AGC_C1、ATEST2、AGC_C2和ATEST1，源极分别与ATEST2、AGC_C1、ATEST1和AGC_C2相连；晶体管M75和晶体管M76的栅极连接D11和D12，漏极分别连接CP1和ATEST2，源极连接ATEST2和CP1。

本发明提供的检测电路，其可以非常清晰的发现信号通路中各模块的功能是否正确以及性能是否达到指标要求，增加芯片可测性；在芯片测试时，减少片外器件的使用，具有更高的集成度。另外，检测电路由开关和多个运算放大器实现，其核心检测模块采用共用方式，具有功耗低的特点。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在获知本发明中记载内容后，在不脱离本发明原理的前提下，还可以对其作出若干同等变换和替代，这些同等变换和替代也应视为属于本发明的保护范围。

Claims (1)

1.一种全集成射频接收通道信号幅度检测电路，其特征在于：包括开关阵列模块、共用运算放大器组、差分放大器以及共模反馈模块，开关阵列模块的输入端与各外部输入信号相连接并接收内部数字信号调控其运行状态，开关阵列模块的输出端分别与共用运算放大器组、差分放大器、共模反馈模块相连接，共用运算放大器组、差分放大器、共模反馈模块以及开关阵列模块的输出端均分别连接输出信号端ATEST1、ATEST2；

共用运算放大器组包括轨到轨运算放大器OP1、OP2、OP3、OP4、OP5、OP6、OP7和电阻R1、R2、R3、R4、R5、R6、R7、R8、R9；轨到轨运算放大器OP2的正相输入端与输入信号V_SW2相连接，轨到轨运算放大器OP3的正相输入端与输入信号V_ref相连接，轨到轨运算放大器OP4的正相输入端与输入信号V_SW3相连接，轨到轨运算放大器OP6的正相输入端与输入信号V_SW4相连接；轨到轨运算放大器OP1的输出端与其反相输入端相连接，电阻R1一端连接轨到轨运算放大器OP1的输出端，电阻R1的另一端与电阻R2的一端相连接，电阻R2的另外一端与轨到轨运算放大器OP3的输出端相连接；轨到轨运算放大器OP2的输出端与其反相输入端相连，电阻R3一端连接轨到轨运算放大器OP2的输出端，电阻R3的另一端与电阻R4的一端相连，电阻R4的另外一端与轨到轨运算放大器OP3的输出端相连接；轨到轨运算放大器OP3的输出端与其反相输入端相连接，电阻R5一端连接轨到轨运算放大器OP3的输出端，电阻R5的另外一端接地；轨到轨运算放大器OP4的输出端与其反相输入端相连接，电阻R6一端连接轨到轨运算放大器OP4的输出端，电阻R6的另一端与电阻R7的一端相连，电阻R7的另外一端与轨到轨运算放大器OP5的输出端相连接；轨到轨运算放大器OP6的输出端与其反相输入端相连接，电阻R8一端连接轨到轨运算放大器OP6的输出端，电阻R8的另一端与电阻R9的一端相连接，电阻R9的另外一端与轨到轨运算放大器OP7的输出端相连接；电阻R1、R2之间的连接点与轨到轨运算放大器OP5的正相输入端相连接，电阻R6、R7之间的连接点与轨到轨运算放大器OP5的反相输入端相连接，轨到轨运算放大器OP5的输出端连接输出信号ATEST1；电阻R3、R4之间的连接点与轨到轨运算放大器OP7的正相输入端相连接，电阻R8、R9之间的连接点与轨到轨运算放大器OP7的反相输入端相连接，轨到轨运算放大器OP7的输出端连接输出信号ATEST2；

共模反馈模块包括晶体管M20、M21、M22、M23和电阻R10、R11，晶体管M20、M21、M22、M23的栅极均与输入信号Vb5相连接，晶体管M20、M21、M22、M23的源极分别连接电源电压，晶体管M20的漏极与晶体管M24的源极相连接，晶体管M21的漏极与晶体管M25的源极相连接，电阻R10的两端分别连接晶体管M20、M21的漏极，晶体管M24的栅极连接输出信号ATEST1，晶体管M24的漏极分别连接晶体管M28的漏极和输入信号V_SW1，晶体管M25的栅极连接输入信号Vref，晶体管M25的漏极分别连接晶体管M29的漏极和输入信号V_SW2；晶体管M22的漏极与晶体管M26的源极相连接，晶体管M23的漏极与晶体管M27的源极相连接，电阻R11的两端分别连接晶体管M22、M23的漏极，晶体管M27的栅极连接输出信号ATEST2，晶体管M27的漏极分别连接晶体管M31的漏极和输入信号V_SW4，晶体管M26的栅极连接输入信号Vref，晶体管M26的漏极分别连接晶体管M30的漏极和输入信号V_SW3；晶体管M28、M29、M30、M31的栅极均分别连接输入信号Vb4，晶体管M28、M29、M30、M31的源极均接地；

差分放大器包括晶体管M32、M33、M36、M37，晶体管M32的栅极接数字控制信号D13，晶体管M32的源极接输入信号V_DIV1，晶体管M32的漏极接晶体管M34的栅极；晶体管M33的栅极接数字控制信号D13，晶体管M33的源极接输入信号V_DIV2，晶体管M33的漏极接晶体管M35的栅极；晶体管M34的漏极通过电阻R12连接输入信号Vref；晶体管M35的漏极通过电阻R13连接输入信号Vref；晶体管M34、M35的源极均与晶体管M38的漏极相连接；晶体管M36的栅极接数字控制信号D14，晶体管M36的漏极连接晶体管M34栅极；晶体管M37的栅极接数字控制信号D14，晶体管M37的漏极连接晶体管M35栅极，晶体管M38栅极与Vb6相连，漏极连接晶体管M34、M35的源极，晶体管M36、M37、M38的源极接地，输出信号ATEST1和ATEST2分别从晶体管M34、M35的漏极引出；

外部输入信号包括输入信号DIV1、DIV2，输入信号AGC_C1、AGC_C2，输入信号CP1，输入信号AGC_D1、AGC_D2、AGC_D3、AGC_D4，输入信号UM1、UM2、UM3、UM4，输入信号DNM1、DNM2、DNM3、DNM4以及输入信号REG1、REG2；开关阵列模块包括开关电路SW1、SW2、SW3、SW4、SW5、SW6、SW7、SW8、SW9，输入信号DIV1通过开关SW1进入差分放大器OP_DIV的正极输入端，输入信号DIV2通过开关SW2进入差分放大器OP_DIV的负极输入端；输入信号AGC_C1通过开关SW3与输出信号ATEST1相连接，输入信号AGC_C2通过开关SW4与输出信号ATEST2相连；输入信号CP1通过开关SW5与输出信号ATEST2相连接；输入信号AGC_D1、UM1、DNM1、REG1均与开关SW6的输入端相连，开关SW6的输出端连接共用运算放大器组的输入端V_SW1；输入信号AGC_D2、UM2、DNM2、REG2均与开关SW7的输入端相连，开关SW7的输出端连接共用运算放大器组的输入端V_SW2；输入信号AGC_D3、UM3、DNM3与开关SW8的输入端相连，开关SW8的输出端连接共用运算放大器组的输入端V_SW3；输入信号AGC_D4、UM4、DNM4与开关SW9的输入端相连，开关SW9的输出端连接共用运算放大器组的输入端V_SW4。