CN104979389A - 半导体装置及其制造方法 - Google Patents

Abstract

一种半导体装置及其制造方法，半导体装置包括：一半导体层；一掺杂阱，设置于该半导体层内且具有一第一导电类型；一漏极区，设置于该掺杂阱内；一源极区与一主体区，设置于该半导体层内；一第一掺杂区，具有一第二导电类型，该第一掺杂区设置于该源极区与该掺杂阱之间；一第二掺杂区，具有该第一导电类型且设置于该源极区之下；一第三掺杂区，具有该第二导电类型且设置于该掺杂阱内；以及一第四掺杂区，设置于该掺杂阱内且位于该第三掺杂区之上，该第四掺杂区具有第一导电类型。此外，上述半导体装置可包括一栅极与一场板。通过本发明可使得半导体元件内具有分隔的源极区与主体区，并且源极区与主体区分别适用于不同电压的操作。

Description

半导体装置及其制造方法

技术领域

本发明关于半导体装置，且特别是关于一种具有掺杂区的半导体装置及其制造方法。

背景技术

横向双扩散金氧半导体场效晶体管(LDMOSFET)为应用于包括如射频(RF)、功率转换(power conversion)、功率放大(power amplification)、静电放电(ESD)、及高电压应用等多种半导体元件应用的一种重要技术。于这些应用中，横向双扩散金氧半导体场效晶体管的源极区与主体区通常通过于后段工艺所形成的金属层及/或一重度掺杂半导体深阱(通称为sinker)而形成电连接。

然而，介于源极区与主体区之间的电连接关系使得不易于此两个区域之间建立起一电压差(differential voltage)，且降低了元件设计与应用的弹性。因此，便须要一种半导体元件内具有分隔的源极区与主体区的研究，以使得这些源极区与主体区分别适用于不同电压的操作。

发明内容

本发明的目的是提供一种半导体装置及其制造方法，以使得半导体元件内具有分隔的源极区与主体区，并且源极区与主体区分别适用于不同电压的操作。

本发明的技术方案是提供一种半导体装置，包括：一半导体层；以及一掺杂阱，设置于该半导体层内且具有一第一导电类型。此半导体装置亦可包括一漏极区，设置于该掺杂阱内；以及一源极区与一主体区，设置于该半导体层内。再者，此半导体装置可包括一第一掺杂区，具有一第二导电类型，该第一掺杂区设置于该源极区与该掺杂阱之间；以及一第二掺杂区，具有该第一导电类型且设置于该源极区之下。此外，此半导体装置亦可包括一第三掺杂区，具有该第二导电类型且设置于该掺杂阱内；以及一第四掺杂区，设置于该掺杂阱内且位于该第三掺杂区之上，该第四掺杂区具有该第一导电类型。

于数个实施例中，上述半导体装置可包括一或多个下述特征：一第五阱，具有该第二导电类型且设置于该主体区之下；该第一掺杂区与该第五掺杂区具有大体相同的掺杂浓度；该第一掺杂区与该第五掺杂区具有不同的掺杂浓度；一场板，连接于至少该源极区、该漏极区或该主体区其中之一；一绝缘层，设置于该第一掺杂区上；以及一导电元件，设置于该绝缘层上；以及一场板，连接于该导电元件。

本发明还提供一种半导体装置，包括：一半导体层；以及一掺杂阱，设置于该半导体层内且具有一第一导电类型。上述半导体装置亦可包括一漏极区，设置于该掺杂阱内；以及一源极区与一主体区，设置于该半导体层内。上述半导体装置亦包括一第一掺杂区，具有一第二导电类型，该第一掺杂区设置于该源极区与该掺杂阱之间。此外，上述半导体装置亦可包括一第二掺杂区，具有该第一导电类型且设置于该源极区之下。

于数个实施例中，上述半导体装置可包括一或多个下述特征：一第三掺杂区，具有该第二导电类型且设置于该主体区之下；该第一掺杂区与该第三掺杂区具有大体相同的掺杂浓度；该第一掺杂区与该第三掺杂区具有不同的掺杂浓度；一场板，连接于至少该源极区、该漏极区或该主动区其中之一；一绝缘层，设置于该第一掺杂区上；以及一导电元件，设置于该绝缘层上；以及一场板，连接于该导电构件。

本发明还提供一种半导体装置的制造方法，包括：形成具有一第一导电类型的一第一掺杂阱于具有一第二导电类型的一第一半导体层内；形成具有该第二导电类型的一第二半导体层于该第一半导体层上；形成具有该第一导电类型的一第二掺杂阱于该第二半导体层内；形成具有该第二导电类型的一第一掺杂区于该第二掺杂阱内；形成具有该第一导电类型的一第二掺杂区于该第二掺杂阱内，该第二掺杂区设置于该第一掺杂区之上；形成具有该第一导电类型的一第三掺杂区于该第二半导体层内，该第三掺杂区与该第二掺杂阱相分隔；形成具有该第二导电类型的一第四掺杂区于该第二半导体层内，该第四掺杂区形成于该第二掺杂阱与该第三掺杂区之间；形成具有该第二导电类型的一第五掺杂区于该第二半导体层内，该第五掺杂区与该第二掺杂阱与该第四掺杂区相分隔；形成一第一绝缘层于该第四掺杂区上；形成一导电元件于该绝缘层上；形成一源极区于该第三掺杂区上；形成一漏极区于该第二掺杂阱上；以及形成一主体区于该第二半导体层上。

本发明还提供一种半导体装置的制造方法，包括：形成具有一第一导电类型的一掺杂阱于一半导体层内；形成具有该第一导电类型的一第一掺杂区于该半导体层内，该第一掺杂区与该掺杂阱相分隔；形成具有该第二导电类型的一第二掺杂区于该半导体层内，该第二掺杂区设置于该掺杂阱与该第一掺杂区之间；形成一源极区于该第一掺杂区上；形成一漏极区于该掺杂阱上；以及形成一主体区于该半导体层上。

于数个实施例中，上述半导体装置的制造方法可具有下述一或多个特征：形成具有第二掺杂类型的一第五掺杂区于该半导体层内，该第五掺杂区设置于该主体区之下；形成该第四掺杂区与该第五掺杂区的步骤为同时施行的；形成该第四掺杂区与该第五掺杂区的步骤为依序施行的，先形成该第四掺杂区或该第五掺杂区；该第四掺杂区与该第五掺杂区具有大体相同的掺杂浓度；该第四掺杂区与该第五掺杂区具有不同的掺杂浓度；形成一场板，连接于至少该源极区、该漏极区或该主体区其中之一；形成一第一绝缘层于该第四掺杂区上；以及形成一导电元件于该第一绝缘层上；以及形成一场板，连接于至少该源极区、该漏极区、该主体区或该导电元件其中之一。

本发明另提供一种半导体装置的制造方法，包括：形成具有一第一导电类型的一掺杂阱于一半导体层内；形成具有该第一导电类型的一第一掺杂区于该半导体层内，该第一掺杂区与该掺杂阱相分隔；形成具有该第二导电类型的一第二掺杂区于该半导体层内，该第二掺杂区设置于该掺杂阱与该第一掺杂区之间；形成一源极区于该第一掺杂区上；形成一漏极区于该掺杂阱上；以及形成一主体区于该半导体层上。

于数个实施例中，上述半导体装置的制造方法可具有下述一或多个特征：形成具有该第二导电类型的一第三掺杂区于该掺杂阱内，以及形成具有该第一导电类型的一第四掺杂区于该掺杂阱内，该第四掺杂区设置于该第三掺杂区内；形成具有该第二导电类型的一第五掺杂区于该半导体层内，该第五掺杂区设置于该主体区下；形成该第二掺杂区与形成该第五掺杂区的步骤为同时施行的；形成该第二掺杂区与形成该第五掺杂区的步骤为依序施行的，且先形成该第二掺杂区或先形成该第五掺杂区；该第二掺杂区与该第五掺杂区具有大体相同的掺杂浓度；该第二掺杂区与该第五掺杂区具有不同的掺杂浓度；形成一场板，连接于至少该源极区、该漏极区或该主体区其中之一；形成一第一绝缘层于该第二掺杂区上，以及形成一导电元件于该第一绝缘层上；以及形成一场板，连接于至少该源极区、该漏极区、该主体区或该导电元件其中之一。

通过本发明能够使得半导体元件内具有分隔的源极区与主体区，并且源极区与主体区分别适用于不同电压的操作。

附图说明

图1A、图1B显示了依据本发明的数个实施例的范例半导体装置；

图2A、图2B显示了依据本发明的数个实施例的范例半导体装置；

图3A、图3B显示了依据本发明的数个实施例的范例半导体装置；

图4A、图4B显示了依据本发明的数个实施例的范例半导体装置；

图5A、图5B显示了依据本发明的数个实施例的范例半导体装置；

图6A、图6B显示了依据本发明的数个实施例的范例半导体装置；

图7A-图7L显示了图1A、图1B、图4A与图4B等的半导体装置的制造方法；

图8A-图8H显示了图2A、图2B、图5A与图5B等的半导体装置的制造方法；以及

图9A-图9H显示了图3A、图3B、图6A与图6B等的半导体装置的制造方法。

主要元件符号说明

10A、20A、30A、40A、50A、60A～半导体装置

102、202、302、402、502、602～半导体层

104、204、304、404、504、604～深阱

106、206、306、406、506、606～漏极区

108、208、308、408、508、608～源极区

110、210、310、410、510、610～主体区

112、212、312、412、512、612～第一掺杂区/第一区

114、214、314、414、514、614～掺杂阱

116、216、316、416、516、616～第二掺杂区/第二区

120a、220a、320a、420a、520a、620a～绝缘层

120b、220b、320b、420b、520b、620b～绝缘层

320c、620c～绝缘层

320d、620d～绝缘层

122a、222a、322a、422a、522a、622a～导电元件

122b、222b、322b、422b、522b、622b～导电元件

322c、622c～导电元件

322d、622d～导电元件

140、240、340、440、540、640～隔离物

142、242、342、442、542、642～隔离物

144、244、344、444、544、644～隔离物

146、246、346、446、546、646～隔离物

248、348、548、648～隔离物

150、250、350、450、550、650～电极

152、252、352、452、552、652～电极

154、254、354、454、554、654～电极

156、256、356、456、556、656～电极

160、260、360、460、560、660～层间介电层

470、570～掺杂区

472、572～掺杂区

702a、802a、902a～第一半导体层

702b、802b、902b～第二半导体层

704a、804a、904a～深阱

704b、804b、904b～深阱

706、806、906～漏极区

708、808、908～源极区

710、810、910～主体区

712、812、912～第一掺杂区/第一区

714、814、914～掺杂阱

716、816、916～第二掺杂区/第二区

720、820、920～绝缘层

720a、820a、920a～绝缘层

720b、820b、920b～绝缘层

722、822、922～导电元件

722a、822a、922a～导电元件

722b、822b、922b～导电元件

922c～导电元件

922d～导电元件

740、840、940～隔离物

742、842、942～隔离物

744、844、944～隔离物

746、846、946～隔离物

848、948～隔离物

750、850、950～电极

752、852、952～电极

754、854、954～电极

756、856、956～电极

760、860、960～层间介电层

具体实施方式

为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合所附的图式，作详细说明如下。

于下文中将配合相关图式以解说本发明的范例实施例。

请参照图1A，显示了一种范例半导体装置10A。此半导体装置10A为一N型装置(n-type device)，其包括了P型的半导体层102。于P型的半导体层102内设置有N型掺杂的深阱(n-type doped deep well)104、N型的一源极区(n-type source region)108与P型的一主体区(p-type body region)110。于深阱104内设置有N型的一漏极区(n-type drain region)106。于源极区108与深阱104之间设置有P型的一第一掺杂区(firstp-type doped region，下称第一区)112。于源极区108的下方设置有N型的掺杂阱(n-typedoped well)114且此N型的掺杂阱114环绕了源极区108。深阱104、第一区112及N型掺杂阱114可为相邻或非相邻的。

于数个实施例中，于P型的半导体层102及第一区112上可设置有一绝缘层(insulator)120a。此外，一导电元件(conductive member)122a设置于绝缘层120a上。导电元件122a可作为如栅极，以控制或调节位于绝缘层120a下方的P型的半导体层102的导电度(conductivity)。于P型的半导体层102内设置有数个电性绝缘的隔离物(electrically insulating isolations)140、142、144与146，以形成如介于掺杂区、深阱、膜层、构件或相邻装置之间的隔离情形。于数个实施例中，绝缘层120a与导电元件122a延伸至隔离物142之上。导电元件122a的延伸部可作为如一场板(field plate)之用，以降低局部电场(local electric field)并增加半导体装置10A的击穿电压(breakdownvoltage)。数个导电的电极150、152、154、156则分别地电连接于漏极区106、导电元件122a、源极区108、与主体区110。这些电极150、152、154、156可由如铜、铝、铝铜、适当的经高度掺杂半导体、导体或金属所形成。可设置一层间介电层(interlayer dielectric layer)160以覆盖此半导体装置10A。

于数个实施例中，半导体装置10A还包括一绝缘层120b，其设置于P型的半导体层102与隔离物142上且邻近于漏极区106。此外，于绝缘物120b上设置有一导电元件122b。导电元件122b通过电极150而电连接于漏极区106。导电元件122b可作为如一场板之用，以降低局部电场及增加半导体装置10A的击穿电压。

于上述的半导体装置10A的范例结构中，半导体装置10A可具有分隔的源极区与主体区，因此源极区与主体区可分别适用不同电压下的操作，以提供于装置设计与应用方面的额外弹性。于数个实施例中，源极区108的电压可高于主体区110的电压约1-100伏特。

于数个实施例中，请参照图1B，显示了一半导体装置10B。此半导体装置10B包括了半导体装置10A的所有构件，且还包括一P型的第二掺杂区(second p-typedoped region，下称第二区)116，其设置于主体区110之下并环绕主体区110。

于数个实施例中，请参照图2A与图2B，分别显示了数个半导体装置20A与20B。这些半导体装置20A与20B分别包括了上述半导体装置10A与10B的所有元件，且还包括设置于一掺杂阱214上且位于源极区208与P型的第一掺杂区(下称第一区)212之间的一隔离物248。在此，图2A-图2B内相同于如图1A-图1B所示元件的元件标示为其相同标号加上100。相似或相同元件的描述则不在此重复。于数个实施例中，绝缘层220a及导电元件222a则延伸至隔离物248之上。导电元件222a的延伸部可作为如一场板，以降低局部电场及降低这些半导体装置20A与20B的击穿电压。

于数个实施例中，请参照图3A与图3B，分别显示了数个半导体装置30A与30B。这些半导体装置30A与30B包括了上述半导体装置20A与20B的所有元件，且还包括分别设置于绝缘层320c与320d上的导电元件322c及322d。在此，图3A-图3B内相同于如图2A-图2B所示元件的元件标示为其相同标号加上100。相似或相同元件的描述则不在此重复。绝缘层320c设置于源极区308上。绝缘层320d设置于主体区310上。于数个实施例中，导电元件322c与绝缘层310c，或导电元件322d与绝缘层310d可延伸至隔离物344上。再者，这些导电元件322c或322d可通过电极354或356而分别连接源极区308或主体区310。导电元件322c或322d的延伸部可作为如一场板之用，以降低局部电场以及增加半导体装置30A与30B的击穿电压。

请参照图4A与图4B，分别显示了半导体装置40A与40B。这些半导体装置40A与40B包括了半导体装置10A与10B的所有元件。此外，半导体装置40A与40B分别还包括N型的一掺杂区470与P型的一掺杂区472，此两者设置于N型掺杂的深阱404中，其中N型的掺杂区470设置于P型的掺杂区472之上。在此，图4A-图4B内相同于如图1A-图1B所示元件的元件标示为其相同标号加上300。相似或相同元件的描述则不在此重复。N型的掺杂区470与P型的掺杂区472可增加半导体装置40A与40B的击穿电压且同时降低这些半导体装置的导通电阻(On-resistance)。

请参照图5A与图5B，分别显示了半导体装置50A与50B。这些半导体装置50A与50B包括了半导体装置20A与20B的所有元件。此外，半导体装置50A与50B分别包括N型的一掺杂区570与P型的一掺杂区572，此两者设置于N型掺杂的深阱504中，其中N型的掺杂区570设置于P型的掺杂区572之上。在此，图5A-图5B内相同于如图2A-图2B所示元件的元件标示为其相同标号加上300。相似或相同元件的描述则不在此重复。N型的掺杂层570与P型的掺杂区572可增加半导体装置50A与50B的击穿电压且同时降低这些半导体装置的导通电阻(On-resistance)。

请参照图6A与图6B，分别显示了半导体装置50A与50B。这些半导体装置50A与50B包括了半导体装置30A与30B的所有元件。此外，半导体装置60A与60B分别包括N型的一掺杂区670与P型的一掺杂区672，此两者设置于N型掺杂的深阱604中，其中N型的掺杂区670设置于P型的掺杂区672之上。在此，图6A-图6B内相同于如图3A-图3B所示元件的元件标示为其相同标号加上300。相似或相同元件的描述则不在此重复。N型的掺杂层670与P型的掺杂区672可增加半导体装置60A与60B的击穿电压且同时降低这些半导体装置的导通电阻(On-resistance)。

接着，将通过图7A-图7L以解说半导体装置10A与10B的制造方法。在此，图7A-图7L内相同于如图1A-图1B所示元件的元件标示为其相同标号加上600。请参照图7A，形成N型掺杂的一深阱(n-type doped deep well)704a于一第一半导体层702内。此N型掺杂的深阱704a可通过如光刻(lithography)工艺与掺杂(doping)工艺的组合所形成。举例来说，可使用一光刻工艺以定义或图案化出此深阱704a的一区域。可通过如离子注入工艺以掺杂经光刻定义的深阱704a的此区域以达到一特定掺杂浓度。第一半导体层702a可为一硅晶圆、一含硅基板或其他半导体材料的一膜层。

请参照图7B，形成具有P型导电类型的一第二半导体层702b于第一半导体层702a上。此第二半导体层702b可通过如化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、离子束外延(MBE)工艺、物理气相沉积(PVD)工艺或其他适当工艺所形成。第二半导体层702b可如采用如前述工艺的一所形成的一外延层。第二半导体层的P型导电类型可通过如沉积第二半导体层702b时的临场掺杂(in situ doping)工艺、于沉积第二半导体层702b后的一离子注入工艺、或其他的适当掺杂技术所形成。

请参照图7C，形成N型掺杂的一深阱(n-type doped deep well)704b于第二半导体层702b内。此深阱704b可通过如前述的光刻工艺与注入工艺的组合所形成。深阱704b的形成而使得区域704a与704b结合而形成N型掺杂的单一深阱704。值得注意的是，深阱704并非必要通过采用前述的多重工艺(包括形成深阱704a、形成膜层702b、及形成深阱704b)所形成。深阱704可通过采用单一掺杂工艺而形成。相似地，为膜层702a与702b组合的半导体层702，并不需要形成采用前述的多重步骤工艺(形成膜层702a、形成深阱704a、及形成膜层702b)而形成。半导体层702可为一半导体晶圆、一单层半导体材料、或一多层半导体材料。

请参照图7D，形成N型的一掺杂阱(n-type doped region)714于第二半导体层702b内并与深阱704b相分隔。掺杂阱714的掺杂浓度可为如约1e11-1e14原子/平方厘米。掺杂阱714可通过如相似于前述的光刻工艺与掺杂工艺的组合而形成。

请参照图7E，形成P型掺杂的一第一掺杂区(下称第一区)712于第二半导体层702b内，且其位于深阱704b与掺杂阱714之间。第一区712的掺杂浓度可为如约1e11-1e14原子/平方厘米。深阱704b、第一区712与掺杂阱714可彼此相邻或不相邻。第一区712可通过相似于前述的光刻工艺与掺杂工艺的组合所形成。

于数个实施例中，请参照图7F，形成P型掺杂的一第二掺杂区716(下称第二区)于第二半导体层702b内，且其与深阱704b以及第一区712相分隔。第二区716可能或不可能邻近掺杂阱714。第二区716可邻近或不邻近于掺杂阱714。第二区716的掺杂浓度可为如约1e11-1e14原子/平方厘米。第二区716可通过相似于如前述的光刻工艺与掺杂工艺的组合所形成。第二区716可于第一区712的形成之前或之后形成。或者，第一区712与第二区716可同时地形成。再者，第一区712与第二区716的掺杂浓度可相同或不相同。于数个实施例中，第一区712或第二区的掺杂浓度可通过一后续掺杂工艺的调整以达到一期望掺杂浓度。

如图1A与图1B所示的半导体装置10A与10B之间的差异在于第二区716的存在与否。半导体装置10A并不包括有第二区716，而半导体装置10B则包括有第二区716。因此，半导体装置10A可采用如图7A-图7E所示的方法所形成，且接着采用图7G-图7L中的下述范例方法而进行。另一方面，半导体装置10B可采用如图7A-图7F所示的方法而进行，且接着采用如图7G-图7L所述范例方法而制作。

请参照图7G，形成数个隔离物(isolation)740、742、744、与746于第二半导体层702b内以隔离如于后续范例方法中形成的源极区、漏极区与主体区等元件。这些隔离物740、742、744、与746可采用如浅沟槽隔离(STI)工艺、局部硅氧化(LOCOS)工艺或其他工艺而形成。于半导体工艺中，浅沟槽隔离物与局部硅氧化工艺为现有技术，故不在于下文中详细描述其制作。

请参照图7H，形成一绝缘层720于第二半导体层702b以及这些隔离物740、742、744、与746上。绝缘层720可通过如氧化第二半导体层702b或通过采用化学气相沉积工艺、原子层沉积工艺、分子束外延工艺、物理气相沉积或其他适当沉积工艺以沉积一绝缘材料所形成。于数个实施例中，此绝缘层720可通过如光刻与刻蚀工艺的组合而图案化。通过光刻工艺的采用，可图案化沉积于沉积或形成的绝缘层上的一阻剂层，以露出于后续工艺中被移除的绝缘层的数个区域。于刻蚀工艺中，移除了绝缘层的露出区域，使得此绝缘层720仅设置于特定的数个区域(未显示)上。

请参照图7I，于数个实施例中，形成一导电元件722于绝缘层720上。导电元件722可通过如采用化学气相沉积工艺、原子层沉积工艺、分子束外延工艺、物理气相沉积或其他适当沉积工艺沉积一半导体材料或一导电材料而形成。于数个实施例中，导电元件722可通过如相似于前述的光刻与刻蚀工艺的组合而图案化，以使得导电元件722可仅设置于特定指定区域上(未显示)。

请参照图7J，于数个实施例中，绝缘层720与导电元件722可于相同的工艺中通过相似于前述的一光刻与刻蚀工艺的组合而图案化，以使得绝缘层720与导电元件722的一堆叠物(stack)可仅设置于特定的指定区域上。举例来说，绝缘层720a与导电元件722a的一堆叠物可设置于第二半导体层702b上。额外地或非必要地，绝缘层720b与导电元件722b的一堆叠物可设置于第二半导体层702b上。于数个实施例中，绝缘层720a与导电元件722a的堆叠物或绝缘层720b与导电元件722b的堆叠物可同时形成。于其他实施例中，绝缘层720a与导电元件722a的堆叠物或绝缘层720b与导电元件722b的堆叠物可延伸至隔离物742上。导电元件722a或722b的延伸部可作为一场板，以降低局部电场并增加半导体装置的击穿电压。

请参照图7K，形成N型的一漏极区706于深阱704内并位于隔离物740与742之间。此外，形成N型的一源极区708于掺杂阱714内。此外，形成P型掺杂的一主体区710于第二半导体层702b内(用于半导体装置10A)。或者，主体区710形成于第二区716内(未显示，用于半导体装置10B，第二区716请参照图7F的实施情形)。主体区710设置于隔离物744与746之间。漏极区706与源极区708可同时地或非同时地形成。主体区710可于形成漏极区706或源极区708之前或之后形成。漏极区706、源极区708或主体区710可通过如光刻工艺与掺杂工艺的组合而形成。举例来说，可通过一光刻工艺的使用而定义或图案化漏极区706、源极区708或主体区710的一区域。可通过如离子注入工艺的使用以掺杂经光刻定义的此区域的前述区域，借以达到一期望掺杂类型或浓度。于数个实施例中，用于漏极区706、源极区708或主体区710的此注入工艺可包括注入杂质进入导电元件722a或722b内以调整其导电性。

请参照图7L，形成数个电极750、752、754、756，以电连接漏极区706、导电元件722a、源极区708或主体区710。于数个实施例中，可形成电极750以电连接导电元件722b与漏极区706。于数个实施例中，可形成一层间介电层760以包覆此装置。这些电极750、752、754、756与层间介电层760可采用一后段工艺(BEOL process)所形成。此后段工艺于半导体制作中为现有技术，而不在此详述其制作。

可采用前述的范例方法以及还包括形成掺杂区470与472的工艺的工艺以形成如图4A与图4B所示的半导体体装置40A与40B。这些掺杂区470与472可采用相似于前述的图7D-图7F的所示的一注入工艺或其他适当工艺而形成。

接着，将参照图8A-图8H以描述如图2A、图2B所示的半导体装置20A与20B的范例制造方法。在此，图8A-图8B内相同于如图2A-图2B及图7D所示元件的元件分别标示为其相同标号加上600与100。如图8A所示，起始于图7D所示结构，形成P型掺杂的一第一区(第一区)812于一第二半导体层802内且位于N型掺杂的一深阱804b与N型掺杂的一掺杂阱814之间。第一区812的掺杂浓度可如约1E11-1E14原子/平方厘米。深阱804b、第一区812与掺杂阱814可彼此相邻或不相邻。第一区812可通过相似于前述方法的光刻工艺与掺杂工艺的组合而形成。

于数个实施例中，请参照图8B，形成P型掺杂的一第二区(第二区)816于第二半导体层802b内，且设置于深阱804b与第一区812之间。第二区816可邻近或不邻近于掺杂阱814。第二区816的掺杂浓度可如约1e11-1e14原子/平方厘米。第二区816可通过相似于前述的光刻工艺与掺杂工艺的组合所形成。第二区816可于形成第一区812之前或之后而形成。或者，第一区812与第二区816可同时地形成。再者，第一区812与第二区816的掺杂浓度可为相同或不相同。于数个实施例中，第一区812或第二区816的掺杂浓度可通过一后续掺杂工艺的调整以达到一期望的掺杂浓度。

如图2A与图2B所示的半导体装置20A与20B之间的差异处在于第二区816的存在与否。半导体装置20A并不包括第二区816，但半导体装置20B包括了第二区816。因此，半导体装置20A可通过如图8A所示的范例方法的采用而制作，且接着使用通过于下文中所述的如图8C-图8H所示方法的而形成。另一方面，半导体装置20B可制造采用前述图8B所示方法，且接着通过如图8C-图8H所示的范例方法所形成。

请参照图8C，形成数个隔离物840、842、844、846、与848于第二半导体层802b内。这些隔离物840、842、844、846、848的形成可隔离于下述范例工艺方法中所形成的源极区、漏极区与主体区。隔离物848的形成可支撑于后续工艺步骤中所形成的一场板结构(field plate structure)。这些隔离物840、842、844、846与848可通过如浅沟槽隔离物、局部硅氧化工艺或其他适当技术所形成，以形成电性隔离情形。浅沟槽隔离物与局部硅氧化工艺为已知的半导体工艺，因而不再此详细描述其制作。

请参照图8D，形成一绝缘层820于第二半导体层802b与这些隔离物840、842、844、846、848上。绝缘层820可通过如氧化第二半导体层802b或通过采用化学气相沉积工艺、原子层沉积工艺、分子束外延工艺、物理气相沉积或其他适当沉积工艺以沉积一绝缘材料所形成。于数个实施例中，此绝缘层820可通过如光刻与刻蚀工艺的组合而图案化。通过光刻工艺的采用，可图案化沉积于沉积或形成的绝缘层上的一阻剂层，以露出于后续工艺中被移除的绝缘层的数个区域。于刻蚀工艺中，移除了绝缘层的露出区域，使得此绝缘层820仅设置于特定的数个区域(未显示)上。

请参照图8E，于数个实施例中，形成一导电元件822于绝缘层820上。导电元件822可通过如采用化学气相沉积工艺、原子层沉积工艺、分子束外延工艺、物理气相沉积或其他适当沉积工艺沉积一半导体材料或一导电材料而形成。于数个实施例中，导电元件822可通过如相似于前述的光刻与刻蚀工艺的组合而图案化，以使得导电元件822可仅设置于特定指定区域上(未显示)。

请参照图8F，于数个实施例中，绝缘层820与导电元件822可于相同的工艺中通过相似于前述的一光刻与刻蚀工艺的组合而图案化，以使得绝缘层820与导电元件822的一堆叠物(stack)可仅设置于特定的指定区域上。举例来说，绝缘层820a与导电元件822a的一堆叠物可设置于第二半导体层802b上。额外地或非必要地，绝缘层820b与导电元件822b的一堆叠物可设置于第二半导体层802b上。于数个实施例中，绝缘层820a与导电元件822a的堆叠物或绝缘层820b与导电元件822b的堆叠物可同时形成。于数个实施例中，绝缘层820a与导电元件822a的堆叠物或绝缘层820b与导电元件822b的堆叠物可延伸至隔离物842上。再者，于数个实施例中，绝缘层820a与导电元件822a的堆叠物可延伸至隔离物848上。导电元件822a或822b的延伸部可作为一场板，以降低局部电场并增加半导体装置的击穿电压。

通过相似于如前述图7K与图7L等所示的范例方法的施行，如图8G与图8H所示，便可制作出半导体装置20A与20B。

可采用前述的范例方法以及还包括形成掺杂区570与572的工艺的工艺以形成如图5A与图5B所示的半导体体装置50A与50B。这些掺杂区570与572可采用相似于前述的图7D-图7F的所示的一注入工艺或其他适当工艺而形成。

接着，将参照图9A-图9H以描述如图3A、图3B所示的半导体装置30A与30B的范例制造方法。在此，图9A-图9B内相同于如图3A-图3B及图7D所示元件的元件分别标示为其相同标号加上600与200。如图9A所示，起始于图7D所示结构，形成P型掺杂的一第一区(第一区)912于一第二半导体层902内且位于N型掺杂的一深阱904b与N型掺杂的一掺杂阱914之间。第一区912的掺杂浓度可如约1E11-1E14原子/平方厘米。深阱904b、第一区912与掺杂阱914可彼此相邻或不相邻。第一区912可通过相似于前述方法的光刻工艺与掺杂工艺的组合而形成。

于数个实施例中，请参照图9B，形成P型掺杂的一第二区(第二区)916于第二半导体层902b内，且设置于深阱904b与第一区912之间。第二区916可邻近或不邻近于掺杂阱914。第二区916的掺杂浓度可如约1e11-1e14原子/平方厘米。第二区916可通过相似于前述的光刻工艺与掺杂工艺的组合所形成。第二区916可于形成第一区812之前或之后而形成。或者，第一区812与第二区816可同时地形成。再者，第一区812与第二区816的掺杂浓度可为相同或不相同。于数个实施例中，第一区912或第二区916的掺杂浓度可通过一后续掺杂工艺的调整以达到一期望的掺杂浓度。

如图3A与图3B所示的半导体装置30A与30B之间的差异处在于第二区916的存在与否。半导体装置30A并不包括第二区916，但半导体装置30B包括了第二区916。因此，半导体装置30A可通过如图9A所示的范例方法的采用而制作，且接着使用通过于下文中所述的如图9C-图9H所示方法的而形成。另一方面，半导体装置30B可制造采用前述图9B所示方法，且接着通过如图9C-图9H所示的范例方法所形成。

请参照图9C，形成数个隔离物940、942、944、946、与948于第二半导体层902b内。这些隔离物940、942、944、946、948的形成可隔离于下述范例工艺方法中所形成的源极区、漏极区与主体区。隔离物948的形成可支撑于后续工艺步骤中所形成的一场板结构(field plate structure)。这些隔离物940、942、944、946与948可通过如浅沟槽隔离物、局部硅氧化工艺或其他适当技术所形成，以形成电性隔离情形。浅沟槽隔离物与局部硅氧化工艺为已知的半导体工艺，因而不再此详细描述其制作。

请参照图9D，形成一绝缘层920于第二半导体层902b与这些隔离物940、942、944、946、948上。绝缘层920可通过如氧化第二半导体层902b或通过采用化学气相沉积工艺、原子层沉积工艺、分子束外延工艺、物理气相沉积或其他适当沉积工艺以沉积一绝缘材料所形成。于数个实施例中，此绝缘层920可通过如光刻与刻蚀工艺的组合而图案化。通过光刻工艺的采用，可图案化沉积于沉积或形成的绝缘层上的一阻剂层，以露出于后续工艺中被移除的绝缘层的数个区域。于刻蚀工艺中，移除了绝缘层的露出区域，使得此绝缘层920仅设置于特定的数个区域(未显示)上。

请参照图9E，于数个实施例中，形成一导电元件922于绝缘层920上。导电元件922可通过如采用化学气相沉积工艺、原子层沉积工艺、分子束外延工艺、物理气相沉积或其他适当沉积工艺沉积一半导体材料或一导电材料而形成。于数个实施例中，导电元件922可通过如相似于前述的光刻与刻蚀工艺的组合而图案化，以使得导电元件922可仅设置于特定指定区域上(未显示)。

请参照图9F，于数个实施例中，于数个实施例中，绝缘层920与导电元件922可于相同的工艺中通过相似于前述的一光刻与刻蚀工艺的组合而图案化，以使得绝缘层920与导电元件922的一堆叠物(stack)可仅设置于特定的指定区域上。举例来说，绝缘层920a与导电元件922a的一堆叠物可设置于第二半导体层902b上。额外地或非必要地，绝缘层920b与导电元件922b的一堆叠物可设置于第二半导体层902b上。于数个实施例中，绝缘层920a与导电元件922a的堆叠物或绝缘层920b与导电元件922b的堆叠物可同时形成。于数个实施例中，绝缘层920a与导电元件922a的堆叠物或绝缘层920b与导电元件922b的堆叠物可延伸至隔离物942上。再者，于数个实施例中，绝缘层920a与导电元件922a的堆叠物可延伸至隔离物948上。于数个实施例中，绝缘层920c与导电元件922c的一堆叠物或绝缘层920d与导电元件922d的一堆叠物可形成于第二半导体层902b上。于数个实施例中，绝缘层920c与导电元件922c的堆叠物或绝缘层920d与导电元件922d的堆叠物可延伸至隔离物944上。导电元件922a、922b、922c或922d的延伸部可作为一场板，以降低局部电场并增加半导体装置的击穿电压。

通过相似于如前述图7K与图7L等所示的范例方法的施行，如图9G与图9H所示，便可制作出半导体装置30A与30B。

可采用前述的范例方法以及还包括形成掺杂区670与掺杂区672的工艺的工艺以形成如图6A与图6B所示的半导体体装置60A与60B。这些掺杂区670与672可采用相似于前述的图7D-图7F的所示的一注入工艺或其他适当工艺而形成。

前述的掺杂阱、掺杂区、元件及区域的掺杂类型可自N型改变为P型或自P型改变为N型，以制作出具有与前述半导体装置相反的掺杂类型的半导体装置。

虽然本发明已以较佳实施例揭露如上，然而其并非用以限定本发明，任何熟知此项技艺者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (14)

1.一种半导体装置，其特征在于，包括：

一半导体层；

一掺杂阱，设置于该半导体层内且具有一第一导电类型；

一漏极区，设置于该掺杂阱内；

一源极区与一主体区，设置于该半导体层内；

一第一掺杂区，具有一第二导电类型，该第一掺杂区设置于该源极区与该掺杂阱之间；

一第二掺杂区，具有该第一导电类型且设置于该源极区之下；

一第三掺杂区，具有该第二导电类型且设置于该掺杂阱内；以及

一第四掺杂区，设置于该掺杂阱内且位于该第三掺杂区之上，该第四掺杂区具有该第一导电类型。

2.如权利要求1所述的半导体装置，其特征在于，还包括：

一第五阱，具有该第二导电类型且设置于该主体区之下。

3.如权利要求1所述的半导体装置，其特征在于，还包括：

一绝缘层，设置于该第一掺杂区上；以及

一导电元件，设置于该绝缘层上。

4.一种半导体装置，其特征在于，包括：

一半导体层；

一掺杂阱，设置于该半导体层内且具有一第一导电类型；

一漏极区，设置于该掺杂阱内；

一源极区与一主体区，设置于该半导体层内；

一第一掺杂区，具有一第二导电类型，该第一掺杂区设置于该源极区与该掺杂阱之间；以及

一第二掺杂区，具有该第一导电类型且设置于该源极区之下。

5.如权利要求4所述的半导体装置，其特征在于，还包括一第三掺杂区，具有该第二导电类型且设置于该主体区之下。

6.如权利要求4所述的半导体装置，其特征在于，还包括：

一绝缘层，设置于该第一掺杂区上；以及

一导电元件，设置于该绝缘层上。

7.一种半导体装置的制造方法，其特征在于，包括：

形成具有一第一导电类型的一第一掺杂阱于具有一第二导电类型的一第一半导体层内；

形成具有该第二导电类型的一第二半导体层于该第一半导体层上；

形成具有该第一导电类型的一第二掺杂阱于该第二半导体层内；

形成具有该第二导电类型的一第一掺杂区于该第二掺杂阱内；

形成具有该第一导电类型的一第二掺杂区于该第二掺杂阱内，该第二掺杂区设置于该第一掺杂区之上；

形成具有该第一导电类型的一第三掺杂区于该第二半导体层内，该第三掺杂区与该第二掺杂阱相分隔；

形成具有该第二导电类型的一第四掺杂区于该第二半导体层内，该第四掺杂区形成于该第二掺杂阱与该第三掺杂区之间；

形成具有该第二导电类型的一第五掺杂区于该第二半导体层内，该第五掺杂区与该第二掺杂阱与该第四掺杂区相分隔；

形成一第一绝缘层于该第四掺杂区上；

形成一导电元件于该第一绝缘层上；

形成一源极区于该第三掺杂区上；

形成一漏极区于该第二掺杂阱上；以及

形成一主体区于该第二半导体层上。

8.一种半导体装置的制造方法，其特征在于，包括：

形成具有一第一导电类型的一掺杂阱于一半导体层内；

形成具有一第二导电类型的一第一掺杂区于该掺杂阱内；

形成具有该第一导电类型的一第二掺杂区于该掺杂阱内，该第二掺杂区设置于该第一掺杂区之上；

形成具有该第一导电类型的一第三掺杂区于该半导体层内，该第三掺杂区与该掺杂阱相分隔；

形成具有该第二导电类型的一第四掺杂区于该半导体层内，该第四掺杂区形成于该掺杂阱与该第三掺杂区之间；

形成一源极区于该第三掺杂区上；

形成一漏极区于该掺杂阱上；

形成一主体区于该半导体层上。

9.如权利要求8所述的半导体装置的制造方法，其特征在于，还包括：

形成具有该第二导电类型的一第五掺杂区于该半导体层内，该第五掺杂区设置于该主体区之下。

10.如权利要求8所述的半导体装置的制造方法，其特征在于，还包括：

形成一第一绝缘层于该第四掺杂区上；以及

形成一导电元件于该第一绝缘层上。

11.一种半导体装置的制造方法，其特征在于，包括：

形成具有一第一导电类型的一掺杂阱于一半导体层内；

形成具有该第一导电类型的一第一掺杂区于该半导体层内，该第一掺杂区与该掺杂阱相分隔；

形成具有该第二导电类型的一第二掺杂区于该半导体层内，该第二掺杂区设置于该掺杂阱与该第一掺杂区之间；

形成一源极区于该第一掺杂区上；

形成一漏极区于该掺杂阱上；以及

形成一主体区于该半导体层上。

12.如权利要求11所述的半导体装置的制造方法，其特征在于，还包括：

形成具有该第二导电类型的一第三掺杂区于该掺杂阱内；以及

形成具有该第一导电类型的一第四掺杂区于该掺杂阱内，该第四掺杂区设置于该第三掺杂区内。

13.如权利要求11所述的半导体装置的制造方法，其特征在于，还包括：

形成具有该第二导电类型的一第五掺杂区于该半导体层内，该第五掺杂区是设置于该主体区下。

14.如权利要求11所述的半导体装置的制造方法，其特征在于，还包括：

形成一第一绝缘层于该第二掺杂区上；以及形成一导电元件于该第一绝缘层上。