CN104947072A - 在基板上制作氧化硅薄膜的方法以及薄膜晶体管阵列基板的制作方法 - Google Patents

Abstract

一种在基板上制作氧化硅薄膜的方法，该方法包括：提供PECVD装置，该PECVD装置包括成膜腔室，该成膜腔室内设有扩散板和基座，其中该基座位于该扩散板下方；将基板置于该成膜腔室内，使该基板支撑在该基座上；经由该扩散板向该成膜腔室内通入笑气和硅烷，其中笑气的气体流量控制在25000～27000sccm之间，笑气与硅烷的气体流量比控制在50～70之间；向该成膜腔室内施加在4000～4600W之间的射频功率，在该基板上开始沉积形成氧化硅薄膜，且在沉积成膜期间，保持该基座与该扩散板之间的间距在500～600mil之间，保持该基板的温度在150～250℃之间，保持该成膜腔室内的气压在1000～1300mTorr之间；以及控制沉积成膜的时间在80～120s之间。本发明还提供一种薄膜晶体管阵列基板的制作方法。

Description

在基板上制作氧化硅薄膜的方法以及薄膜晶体管阵列基板的制作方法

技术领域

本发明涉及显示技术领域，特别是涉及一种在基板上制作氧化硅薄膜的方法以及薄膜晶体管阵列基板的制作方法。

背景技术

液晶显示装置具有画质好、体积小、重量轻、低驱动电压、低功耗、无辐射和制造成本相对较低的优点，目前在平板显示领域占主导地位。较早期的液晶显示装置都是采用扭转向列模式(Twisted Nematic，TN)，其中公共电极和像素电极是分别形成在上下两个基板上，但视角范围比较小。随着显示技术的发展，采用广视角技术架构的液晶显示装置由于拥有更大的可视角度以及更好的色彩表现等多种优势，受到消费者的关注。目前，可实现广视角的技术有面内切换模式(In-Plane Switch，IPS)、边缘场开关模式(Fringe-field-Switch，FFS)等，其中像素电极和公共电极均形成在同一基板例如阵列基板上。

非晶硅(a-Si)是目前普遍用于制作阵列基板上薄膜晶体管(TFT)的半导体层的材料，但非晶硅由于存在因自身缺陷而导致的电子迁移率低、稳定性差等问题，使它在显示领域的运用受到了限制。金属氧化物半导体薄膜晶体管(metal oxide semiconductor thin film transistor，MOS-TFT)是指半导体沟道采用金属氧化物制备的薄膜晶体管，其中金属氧化物半导体层材料的典型代表有IGZO(Indium Gallium Zinc Oxide，铟镓锌氧化物)。由于金属氧化物半导体具备电子迁移率高、工艺温度低、光透过性高、稳定性好等特点，成为目前薄膜晶体管显示领域的研究热点之一。

业界在制备阵列基板的过程中，需要用到等离子体增强化学气相沉积装置(Plasma Enhanced Chemical Vapor Deposition，PECVD)在玻璃基板上沉积各种薄膜，例如栅极绝缘层薄膜、半导体层薄膜、刻蚀阻挡层薄膜、保护层薄膜等，在玻璃基板上沉积的薄膜需具有良好的均匀性(Uniformity)，均匀性的计算公式为U％＝(max-min)/(max+min)*100％，max代表最厚处的厚度，min代表最薄处的厚度。如果所沉积薄膜的厚度不均匀，将严重影响TFT的性能，进而影响液晶显示装置的质量。例如，若栅极绝缘层薄膜的均匀性良好，则在栅极绝缘层上沉积半导体层薄膜过程中，将有助于减少栅极绝缘层与半导体层之间的界面态，提高TFT场效应迁移率和通态电流，对改善TFT电性极为重要。又例如，若刻蚀阻挡层薄膜的均匀性良好，则在后续制作源极和漏极的刻蚀工艺中，刻蚀阻挡层可以有效防止该刻蚀工艺对半导体层造成损伤，避免刻蚀溶液从最薄处对半导体层造成影响，也可以使刻蚀阻挡层制得更薄。

为了便于通入反应气体，PECVD装置中采用了扩散板(Diffuser)这一元件，用于将反应气体均匀洒向成膜腔室内。扩散板的面积较大，在使用一段时间后，会受热下垂，对成膜的均匀性会造成一定的影响。业界一般只针对扩散板采取加固措施，例如在扩散板上容易产生下垂的位置处固定安装多颗螺钉，防止扩散板因重力下垂导致形变而影响成膜的均匀性变差。然而，上述方法只是从降低扩散板形变量的角度去加以控制，但加固扩散板使成膜的均匀性仅能达到12％，并不能得到均匀性良好的薄膜，因此对改善沉积薄膜的均匀性还有进一步的改善空间。同时，若薄膜的均匀性不好，则其台阶覆盖率也较差(台阶覆盖率为薄膜的台阶覆盖最薄处与充分沉积处的厚度之比)，影响产品的品质。

发明内容

有鉴于此，本发明目的在于提供一种在基板上制作氧化硅薄膜的方法以及薄膜晶体管阵列基板的制作方法，以在基板上沉积得到均匀性良好的氧化硅薄膜，并提升沉积得到薄膜的台阶覆盖率。

本发明提供一种在基板上制作氧化硅薄膜的方法，该方法包括：

提供PECVD装置，该PECVD装置包括成膜腔室，该成膜腔室内设有扩散板和基座，其中该基座位于该扩散板下方；

将基板置于该成膜腔室内，使该基板支撑在该基座上；

经由该扩散板向该成膜腔室内通入笑气和硅烷，其中笑气的气体流量控制在25000～27000sccm之间，笑气与硅烷的气体流量比控制在50～70之间；

向该成膜腔室内施加在4000～4600W之间的射频功率，在该基板上开始沉积形成氧化硅薄膜，且在沉积成膜期间，保持该基座与该扩散板之间的间距在500～600mil之间，保持该基板的温度在150～250℃之间，保持该成膜腔室内的气压在1000～1300mTorr之间；以及

控制沉积成膜的时间在80～120s之间。

进一步地，该基座是活动的，该基座在被驱动时可相对该扩散板上下移动，且该基座内设置有加热装置。

进一步地，将该基板置于该成膜腔室内，使该基板支撑在该基座上的步骤具体包括：

首先将该基板支撑放置设于该成膜腔室内的多个支撑柱上；以及

然后驱动该基座从该基板下方向上靠近该基板移动，直至该基板贴合并支撑在该基座上。

进一步地，该扩散板连接有射频产生器，该扩散板与该成膜腔室的内壁绝缘，该基座接地并与该成膜腔室的内壁连接。

进一步地，针对笑气和硅烷，在各自的输入管路上连接有质量流量控制器，通过该质量流量控制器对通入的气体流量进行控制。

本发明还提供一种薄膜晶体管阵列基板的制作方法，该制作方法包括：

在基板上制作形成栅极；

在该栅极上制作形成栅极绝缘层；

在该栅极绝缘层上制作形成半导体层；

在该半导体层上制作形成刻蚀阻挡层，该刻蚀阻挡层由氧化硅薄膜制成，制作该刻蚀阻挡层的具体步骤包括：首先利用如上所述的方法在该半导体层上制作形成一层氧化硅薄膜，然后再对该氧化硅薄膜进行图案化；

在该刻蚀阻挡层上制作形成源极和漏极；以及

在该源极和该漏极上制作形成保护层。

进一步地，该制作方法进一步地还对该保护层进行图案化，在该保护层中于对应该漏极的位置处制作形成通孔；以及还在该保护层上制作形成像素电极层，该像素电极层填入该通孔内使该像素电极层与该漏极相接触。

进一步地，该制作方法进一步地在该半导体层与该刻蚀阻挡层之间形成一层掺杂半导体层，该源极和该漏极通过该掺杂半导体层与该半导体层相接触。

进一步地，该制作方法进一步地在该栅极绝缘层上制作形成像素电极层，该像素电极层与该漏极直接接触，同时在该保护层上制作形成公共电极层。

进一步地，该制作方法进一步地在该半导体层与该刻蚀阻挡层之间形成一层掺杂半导体层，该源极和该漏极通过该掺杂半导体层与该半导体层相接触。

本发明中，利用PECVD装置在基板上沉积氧化硅薄膜时，通过对各工艺参数(气体流量及配比、射频功率、极板间距、基板温度、腔内气压等)进行合理选择和控制，实现在基板上沉积形成一层氧化硅薄膜，相较于现有技术中只从降低扩散板形变量的角度去控制薄膜均匀度，本发明采取控制成膜时的各工艺参数，使沉积形成的氧化硅薄膜的均匀度和台阶覆盖率有了较大幅度提高，得到了均匀性和台阶覆盖率良好的氧化硅薄膜。

附图说明

图1为本发明实施例中在基板上制作氧化硅薄膜的方法的流程图。

图2A至图2C为本发明实施例中在基板上制作氧化硅薄膜的制作过程示意图。

图3为本发明实施例中薄膜晶体管阵列基板的制作方法的流程图。

图4为本发明第一实施例中制作形成的薄膜晶体管阵列基板的示意图。

图5为本发明第二实施例中制作形成的薄膜晶体管阵列基板的示意图。

图6为本发明第三实施例中制作形成的薄膜晶体管阵列基板的示意图。

图7为本发明第四实施例中制作形成的薄膜晶体管阵列基板的示意图。

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及实施例，对本发明的具体实施方式、结构、特征及其功效，详细说明如后。

图1为本发明实施例中在基板上制作氧化硅薄膜的方法的流程图，图2A至图2C为本发明实施例中在基板上制作氧化硅薄膜的制作过程示意图，请结合图1及图2A至图2C，该方法包括：

S11：提供PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相沉积)装置100，PECVD装置100包括成膜腔室(ProcessChamber)101，成膜腔室101内设有扩散板(Diffuser)102和基座(Susceptor)103，其中基座103位于扩散板102下方；

PECVD成膜方式是利用微波或射频等使气体源电离形成等离子体，在基板的表面发生气相化学反应，生产出各种功能薄膜。PECVD利用了等离子体的活性来促进反应，因此化学反应能在较低的温度下进行，使PECVD相较于其他CVD成膜方式可以显著降低CVD成膜的温度范围，使得原来需要在高温下才能进行的CVD过程得以在低温下实现。由于PECVD方法的主要应用领域是一些绝缘介质薄膜的低温沉积，因而PECVD技术中等离子体的产生也多借助于射频(Radio Frequency，RF)的方法。

图2A至图2C中仅示出了PECVD装置100的一部分结构，其中主要示出了与本发明实施例相关的成膜腔室101。然而，PECVD装置100还可以包括其他的结构，例如加热腔室(Heat Chamber)、传送腔室(Transfer Chamber)等。加热腔室用于在将基板传送至成膜腔室101成膜之前，对基板进行预加热；但加热腔室是可选的，对基板的加热也可以在成膜腔室101内完成。传送腔室用于将基板从一个腔室转移到另外的腔室。成膜腔室101是PECVD装置100中最核心的腔室，在基板上的成膜即是在成膜腔室101内完成的，在该腔室内，反应气体(Process Gas)在射频电源(RF Power)的作用下进行化学反应，从而在基板表面沉积形成薄膜。

扩散板102可保证反应气体均匀地流入成膜腔室101内部，用于将进入成膜腔室101内的反应气体均匀分配并导向扩散板102与基座103之间所形成的空间内。扩散板102是铝制的，与成膜腔室101的内壁绝缘，在朝向基座103的表面设有许多小孔102a，这些小孔102a的作用就是让反应气体在成膜腔室101内的分布更加均匀，能够均匀地到达基板表面，提高成膜的均匀度。

扩散板102还连接有射频产生器(RF generator)104，射频产生器104用于为成膜提供所需的射频电源，施加在成膜腔室101以在腔室内通过辉光放电的形式产生等离子体(Plasma)，等离子体是由带电的正离子、电子和中性粒子形成的集合体，整个集合体呈现电中性。扩散板102与基座103之间相当于形成一个平行板电容器，扩散板102作为平行板电容器的上极板，基座103作为平行板电容器的下极板，而扩散板102作为电极将射频产生器104产生的射频功率导入成膜腔室101。

射频产生器104与扩散板102之间还连接有匹配盒(Match Box)105，匹配盒105用于匹配射频产生器104的电阻，使匹配盒105和射频产生器104的电阻之和与成膜腔室101内的电阻相等，从而使射频产生器104施加在成膜腔室101内部的功率最大化，即减小被反射的功率(Reflected Power)。本实施例中，射频产生器104和匹配盒105设置在成膜腔室101外。

基座103位于扩散板102的下方，基座103与扩散板102相互平行。基座103的功能是作为基板的载体、作为平行板电容器的下极板、以及给基板提供所需的温度。基座103的材质可以是经过阳极氧化处理过的铝材。基座103是接地的，并与成膜腔室101的内壁连接。而且，基座103可以是活动的，在驱动装置(图未示)的驱动下，基座103可相对扩散板102上下移动，以改变扩散板102与基座103之间的间距(Spacing)，因此该间距的调整控制可以通过基座103的上下移动实现。另外，基座103内还设置有加热装置，用于为承载在基座103上的基板加热，加热装置可以为电热丝，通过控制通入电热丝的电流可以控制加热温度。

S12：将基板120置于成膜腔室101内，使基板120支撑在基座103上；

本实施例中，在成膜腔室101内进一步设置有多个支撑柱106，首先将基板120支撑放置在支撑柱106上，如图2A所示，此时基座103位于基板120下方；然后，基座103被驱动从基板120下方向上靠近基板120移动，直至基板120贴合并支撑在基座103上，如图2B所示；为了控制扩散板102与基座103之间达到成膜时的间距，还可以继续向上驱动基座103，使基座103带动基板120一起向上靠近扩散板102移动，以使扩散板102与基座103之间的间距达到成膜时的要求，如图2C所示。

S13：经由扩散板102向成膜腔室101内通入笑气(N2O)和硅烷(SiH4)，其中笑气的气体流量控制在25000～27000sccm(标准状况下毫升/分钟)之间，笑气与硅烷的气体流量比(即N2O：SiH4)控制在50～70之间；

根据需要在基板120上沉积的膜层不同，通入的反应气体是不同的。本实施例中，在基板120上要形成氧化硅薄膜，因此通入的反应气体为笑气与硅烷，并经由扩散板102均匀地洒向腔室内部。其中，反应气体的气体总流量以及各种反应气体之间的气体流量比将影响沉积速率和薄膜的构成，对通入的各种反应气体的气体流量控制可以通过质量流量控制器(Mass FlowController，MFC)实现，针对每种反应气体，在各自的输入管路上连接有质量流量控制器109，质量流量控制器109可以自动控制气体流量，即用户可根据需要进行流量设定，质量流量控制器109自动地将流量恒定在设定值上，即使系统压力有波动或环境温度有变化，也不会使其偏离设定值。简单地说，质量流量控制器109就是一个稳流装置，是一个可以手动设定或与计算机联接自动控制的气体稳流装置，通过质量流量控制器109可对流经的气流流量进行精确控制。本实施例中，通入的笑气的气体流量控制在25000～27000sccm之间，具体地例如为26000sccm，且笑气与硅烷的气体流量比(即N2O：SiH4)控制在50～70之间，具体地例如为60。

S14：向成膜腔室101内施加功率在4000～4600W(瓦)之间的射频电源，在基板120上开始沉积形成氧化硅薄膜(SiOx)121，且在沉积成膜期间，保持基座103与扩散板102之间的间距在500～600mil(密耳)之间，保持基板的温度在150～250℃之间，保持成膜腔室101内的气压(Pressure)在1000～1300mTorr(豪托)之间；

射频电源由射频产生器104提供，射频产生器104将交流电(AC Power)转化成频率为13.56MHz的射频电源，为腔内成膜提供所需的射频功率，射频功率的大小将影响沉积速率和薄膜致密程度。扩散板102能够使反应气体和射频能量均匀地扩散进入成膜腔室101内。射频功率提高时，可以提高薄膜的沉积速率，但射频功率过大时，会导致沉积速率下降，因为射频功率过大，等离子体对基板表面的轰击作用会使薄膜的生长速率下降，甚至会生成Si粉，使性能变坏，而且射频功率提高，正离子动能将会增大，增加薄膜的损伤程度，使缺陷密度加大。本实施例中，向成膜腔室101内施加的射频功率在4000～4600W之间，具体地例如为4500W。

在通入反应气体，并且将射频电源施加在扩散板102上形成电场时，借助于气体辉光放电在扩散板102与基座103之间形成等离子体(Plasma)110，以增强反应气体的化学活性，促进气体间的化学反应。本实施例中，采用射频辉光放电的方式，即采用射频等离子体增强化学气相沉积(RF-PECVD)，射频产生器104采用电容耦合方式，射频频率为13.56MHz。

在射频产生器104提供的射频电源作用下，在基板120上制备氧化硅薄膜121的过程为：反应气体向基板表面扩散，反应气体吸附于基板表面，在基板表面发生化学反应(SiH4+N2O→SiOx+N2)，在基板表面产生的气相副产物(N2)脱离表面，向空间扩散或被抽气泵抽走，从而在基板120表面上沉积形成固态的反应产物即氧化硅薄膜(SiOx)121，如图2C所示。

在沉积成膜期间，保持基座103与扩散板102之间的间距在500～600mil之间，如图2C所示，其中1mil(密耳)＝0.0254mm(毫米)。具体的，可以在成膜之前，通过向上移动基座103，并带动所承载的基板120一起靠近扩散板102移动，从而调节基座103与扩散板102之间的间距在500～600mil之间，以满足成膜时的间距要求，并在沉积成膜期间保持在该间距内的某一具体间距(例如为550mil)不变。

基座103与扩散板102之间的间距对沉积成膜有重要的影响，合理控制两个电极板(即扩散板102与基座103)之间的间距对成膜质量非常重要，该间距将影响沉积速率和薄膜的平坦度，该间距不能太大也不能太小。如果该间距太大，会大大影响沉积速度，并造成颗粒问题，严重影响成膜质量。如果该间距太小，从扩散板102出来的强气流直接喷到基板上，这样会造成以下可能后果：一是强气流直接冲击基板表面，离子可能来不及沉积就被强气流带走，这样就降低了成膜速率；二是因为间距太小，这样使得离子反应速度过快，即使离子没有被强气流带走而沉积到基板上，那么成膜的质量也是很差的，因为间距太小可能引起气相中的聚合反应，从而引起颗粒的产生、成品率下降、可靠性降低等；三是两个电极板过近会造成镀膜过程中击穿(arcing)现象，造成设备损伤。

在沉积成膜期间，保持基板120的温度保持在150～250℃之间。具体的，可以在成膜之前，可以通过基座103内的电热丝为基座103上的基板120进行加热，可以通过控制输入电热丝的电流控制加热温度，使基板120的温度加热到150～250℃之间，以满足成膜时的温度要求，并在沉积成膜期间保持基板120在该温度内的某一具体温度(例如为200℃)不变。

基板120的温度将影响沉积速率和薄膜致密程度，基板温度对薄膜质量的影响在于局域态密度、电子迁移率以及薄膜的光学性质。基板温度的提高有助于薄膜沉积速率的加快，从而使薄膜表面悬挂键得到补偿，导致缺陷态密度下降，因此基板温度的升高，有利于减少薄膜的局域态密度。但是，高的基板温度并不意味着可以获得高质量的薄膜，高质量的薄膜还必须具备良好的光电性能。当基板温度比较大时，尽管有利于电子漂移迁移率的增大，但是由于基板温度的增大也会引起脱氢作用和H2的溢出，导致悬挂键密度的增加，影响光电流延迟及减小。

在沉积成膜期间，保持成膜腔室101内的气压在1000～1300mTorr(豪托)之间。具体的，成膜腔室101连接有抽气泵(Pump)108，可以在成膜之前，利用抽气泵108对成膜腔室101进行抽真空，使成膜腔室101内的气压位于1000～1300mTorr(豪托)之间，以满足成膜时的气压要求，并在沉积成膜期间持续利用抽气泵108抽气，以抽出反应后生产的废气和未反应的气体，维持成膜腔内101内的气压在某一具体气压(例如为1200mTorr)不变。

成膜腔室101反应时的气压是成膜腔室101内非常重要的一个工艺参数，将影响薄膜的沉积速率。成膜腔室101内的气压不能太低也不能太高，如果气压过低，可能会影响薄膜的沉积机理，造成许多针状形态的缺陷，但气压过高时，等离子体的聚合反应明显增强，给薄膜造成不利影响，对沉积速率也有影响。

S15：控制沉积成膜的时间在80～120s(秒)之间。

在其它条件确定之后，PECVD沉积的薄膜厚度主要就由沉积时间来控制，由于薄膜的厚度对其质量以及TFT的性能存在着不可忽视的影响，所以在PECVD沉积过程中，对于沉积时间的精确控制也是十分必要的。在本实施例中，控制在基板120上沉积成膜的时间在80～120s之间，具体地例如为100s，在成膜时间达到之后，即完成在基板120上沉积形成一层氧化硅薄膜121，如图2C所示。

本发明中，利用PECVD装置在基板上沉积氧化硅薄膜时，通过对各工艺参数(气体流量及配比、射频功率、极板间距、基板温度、腔内气压等)进行合理选择和控制，实现在基板120上沉积形成一层氧化硅薄膜121。下面表格示出了获得上述工艺参数的过程，发明人在试验过程中，先后进行了以实施例一、实施例二、实施例三中所列工艺参数的试验，沉积得到的薄膜的均匀度和台阶覆盖率均相较现有技术有了改善，在此基础上，发明人获得了最佳化的实施例的工艺参数，当依照最佳化实施例中的工艺参数进行氧化硅薄膜的沉积时，最终沉积得到的氧化硅薄膜的均匀度可以达到2.0～3.0％左右，台阶覆盖率可以达到70％左右，均相较于现有技术有了明显改善，相较于现有技术中只从降低扩散板形变量的角度去控制薄膜均匀度之外，本发明采取控制成膜时的各工艺参数，使沉积形成的氧化硅薄膜121的均匀度和台阶覆盖率有了较大幅度改善，得到了均匀性和台阶覆盖率良好的氧化硅薄膜。

进一步地，成膜腔室101在进行薄膜沉积时，不仅会在基板上沉积薄膜，还会在扩散板102以及腔室的内壁上也沉积薄膜，当薄膜厚度较厚时，薄膜就会脱落在腔室内产生颗粒(Particle)，对成膜造成污染，因此必须定期对成膜腔室101进行清洗，例如每沉积6或12片基板就需要清洗一次腔室。本实施例中，在反应气体与扩散板102之间还连接有远程等离子清洗源系统(Remote Plasma Source Clean，RPSC)111，远程等离子清洗源系统111也从射频产生器104处获得高频电源，当需要对成膜腔室101进行清洗时，向成膜腔室101内通入清洗气体(一般是NF3或CF4)，清洗气体在经由远程等离子清洗源系统111时，利用高频电源电离而产生F离子(NF3→N₂+F)，F离子可以与扩散板102以及腔室的内壁上的薄膜发生反应，这样固态的薄膜就生成气态的SIF₄(F+SiOx→SiF₄+O₂)，即可通过抽气泵把SIF₄抽走，这样就可以达到清洗的目的。

进一步地，在成膜腔室101上还设置有真空阀门112，它是控制成膜腔室101与传送腔室之间的基板进出的阀门，基板120可以通过真空阀门112移进或移出成膜腔室101。

在制作显示装置的薄膜晶体管阵列基板时，在制作源极和漏极的刻蚀工艺中，为了避免对半导体层造成损伤，一般会采取在半导体层上制作形成一层刻蚀阻挡层(Etch Stopper)，通过刻蚀阻挡层对半导体层的遮蔽，防止制作源极和漏极的刻蚀工艺对半导体层造成损伤。刻蚀阻挡层可以采用氧化硅薄膜制成，下面以制作显示装置的薄膜晶体管阵列基板为例，说明上述的在基板上制作氧化硅薄膜的方法在阵列基板上制作刻蚀阻挡层时的具体应用。

首先需要说明的是，薄膜晶体管阵列基板上包括多条扫描线和多条数据线相互交叉限定出的多个像素区域，扫描线和数据线交叉位置处设置有薄膜晶体管，薄膜晶体管的栅极与对应的扫描线电连接，薄膜晶体管的源极与对应的数据线电连接，薄膜晶体管的漏极与位于像素区域的像素电极电连接，此为本领域技术人员所熟知，在此不再赘述。为了图示简洁，图4至图7仅绘示其中一个像素区域的局部剖面结构示意图。

图3为本发明实施例中薄膜晶体管阵列基板的制作方法的流程图，图4为本发明第一实施例中制作形成的薄膜晶体管阵列基板的示意图，请参图3和图4，该制作方法包括：

S21：在基板201上制作形成栅极202；

如图4所示，首先在基板201上制作形成栅极202。具体地，基板201例如为透明的玻璃基板，栅极202可以通过沉积成膜及光刻工艺制作形成在基板201上，具体地，先在基板201上沉积(例如通过溅射方式)形成一层金属层，然后通过光刻工艺对该金属层进行蚀刻图案化，以在基板201上制作形成栅极202，其中光刻工艺主要包括光阻涂布、曝光、显影、蚀刻、去光阻等工序，此为本领域技术人员熟知，在此不赘述。

S22：在栅极202上制作形成栅极绝缘层203；

如图4所示，然后在栅极202上制作形成栅极绝缘层203，栅极绝缘层203的材料例如为氧化硅(SiOx)或氮化硅(SiNx)薄膜，可以通过例如PECVD方法沉积形成在栅极202上，本实施例中，栅极绝缘层203采用单层的膜层结构。

在其他实施例中，栅极绝缘层203也可以为由两层结构形成的复合膜，即首先在栅极202上采用较高的沉积速率制作形成下层栅极绝缘层(即GH)，其膜层较厚，以作为栅极绝缘层203的主要部分；然后在下层栅极绝缘层的基础上采用较低的沉积速率再制作形成上层栅极绝缘层(即GL)，其膜层较薄，以作为栅极绝缘层203与半导体层接触的关键膜层。

S23：在栅极绝缘层203上制作形成半导体层204；

如图4所示，然后在栅极绝缘层203上制作形成半导体层204，半导体层204的材料可以是非晶硅半导体层(a-Si:H)或者金属氧化物半导体层(例如Indium Gallium Zinc Oxide，IGZO，即铟镓锌氧化物)。以半导体层204为非晶硅半导体层(a-Si:H)为例，可以通过例如PECVD方法沉积形成在栅极绝缘层203上，再利用光刻工艺进行图案化后即得到半导体层204。本实施例中，半导体层204采用单层的膜层结构。

在其他实施例中，半导体层204也可以为由两层结构形成的复合膜，即首先在栅极绝缘层203上采用较低的沉积速率制作形成下层半导体层(即AL)，其膜层较薄，以作为半导体层204与栅极绝缘层203接触的关键膜层；然后在下层半导体层的基础上采用较高的沉积速率再制作形成上层半导体层(即AH)，其膜层较厚，以作为半导体层204的主要部分。

S24：在半导体层204上制作形成刻蚀阻挡层(Etch Stopper)205；

如图4所示，然后在半导体层204上制作形成刻蚀阻挡层205，本实施例中，刻蚀阻挡层205由氧化硅薄膜制成，在半导体层204上制作形成刻蚀阻挡层205的具体步骤包括：首先利用图1所示的方法在半导体层204上制作形成一层氧化硅薄膜，然后再对该氧化硅薄膜利用光刻工艺进行图案化，即制作形成了刻蚀阻挡层205。本实施例中，利用图1所示的方法制得的刻蚀阻挡层205具有良好的均匀度和台阶覆盖率。

S25：在刻蚀阻挡层205上制作形成源极206和漏极207；

如图4所示，然后在刻蚀阻挡层205上制作形成源极206和漏极207，具体地，先在刻蚀阻挡层205上沉积(例如通过溅射方式)形成一层源漏金属层，然后通过光刻工艺对该源漏金属层进行蚀刻图案化，以在刻蚀阻挡层205上制作形成源极206和漏极207。源极206和漏极207相互间隔开，源极206和漏极207分别与半导体层204相接触。由于在半导体层204上制作形成有刻蚀阻挡层205，通过刻蚀阻挡层205可以对下方的半导体层204进行遮蔽，从而在利用刻蚀工艺对该源漏金属层进行刻蚀以制作形成源极206和漏极207时，可以有效地防止该刻蚀工艺对半导体层204造成损伤。

S26：在源极206及漏极207上制作形成保护层208。

如图4所示，然后在源极206及漏极207上制作形成保护层208，保护层208的材料例如为氧化硅(SiOx)或氮化硅(SiNx)薄膜，可以通过例如PECVD方法沉积形成在源极206及漏极207上。

进一步地，如图4所示，还利用光刻工艺对保护层208进行图案化，在保护层208中于对应漏极207的位置处制作形成通孔(through hole)208a；以及还在保护层208上制作形成像素电极层209，像素电极层209的材料例如为ITO(Indium Tin Oxide,氧化铟锡)等，具体地，先在保护层208上沉积(例如通过溅射方式)形成一层ITO，然后通过光刻工艺对该ITO层进行蚀刻图案化，以在保护层208上制作形成像素电极层209，像素电极层209填入保护层208中的通孔208a内，使像素电极层209与漏极207相接触，从而实现漏极207与像素电极层209之间的电性接触。

图5为本发明第二实施例中制作形成的薄膜晶体管阵列基板的示意图，请参图5，为了降低源极206、漏极207与半导体层204之间的接触电阻，本实施例在图4所示的第一实施例的基础上，进一步地在半导体层204与刻蚀阻挡层205之间形成一层掺杂半导体层210(例如n+a-Si:H，即掺杂的非晶硅半导体层)，以使源极206、漏极207与半导体层204之间形成欧姆接触。具体地，以制作掺杂的非晶硅半导体层(n+a-Si:H)为例，在制作形成半导体层204后，利用例如PECVD方法在半导体层204上先沉积一层掺杂的非晶硅半导体层，再利用光刻工艺进行图案化后即得到掺杂半导体层210，然后在掺杂半导体层210上再制作形成刻蚀阻挡层205，其中制作形成刻蚀阻挡层205的具体步骤包括：首先利用图1所示的方法在掺杂半导体层210上制作形成一层氧化硅薄膜，然后再对该氧化硅薄膜利用光刻工艺进行图案化，即制作形成了刻蚀阻挡层205。本实施例中，掺杂半导体层210的中间处断开，刻蚀阻挡层205填入该断开位置处，这样源极206和漏极207通过掺杂半导体层210与半导体层204相接触，提高了源极206、漏极207与半导体层204之间的接触性能，而且利用图1所示的方法制得的刻蚀阻挡层205具有良好的均匀度和台阶覆盖率。

图4和图5所示的阵列基板上仅形成像素电极层209，公共电极层可以选择设置在彩色滤光片基板(图未示)上，由这种阵列基板可以制作形成扭转向列模式(Twisted Nematic，TN)的显示装置。

图6为本发明第三实施例中制作形成的薄膜晶体管阵列基板的示意图，请参图6，本实施例与图4所示的第一实施例不同之处在于，进一步地在栅极绝缘层203上制作形成像素电极层211，像素电极层211与漏极207直接接触，同时在保护层208上制作形成公共电极层212。本实施例中，像素电极层211(作为像素电极)位于公共电极层212(作为公共电极)的下方，漏极207可以直接与像素电极形成电性接触，不需要另外在保护层208中制作通孔208a，精简了制程且有利于提高开口率。

图7为本发明第四实施例中制作形成的薄膜晶体管阵列基板的示意图，请参图7，为了降低源极206、漏极207与半导体层204之间的接触电阻，本实施例在图6所示的第三实施例的基础上，进一步地在半导体层204与刻蚀阻挡层205之间形成一层掺杂半导体层210(例如n+a-Si:H，即掺杂的非晶硅半导体层)，以使源极206、漏极207与半导体层204之间形成欧姆接触。具体地，以制作掺杂的非晶硅半导体层(n+a-Si:H)为例，在制作形成半导体层204后，利用例如PECVD方法在半导体层204上先沉积一层掺杂的非晶硅半导体层，再利用光刻工艺进行图案化后即得到掺杂半导体层210，然后在掺杂半导体层210上再制作形成刻蚀阻挡层205，其中制作形成刻蚀阻挡层205的具体步骤包括：首先利用图1所示的方法在掺杂半导体层210上制作形成一层氧化硅薄膜，然后再对该氧化硅薄膜利用光刻工艺进行图案化，即制作形成了刻蚀阻挡层205。本实施例中，掺杂半导体层210的中间处断开，刻蚀阻挡层205填入该断开位置处，这样源极206和漏极207通过掺杂半导体层210与半导体层204相接触，提高了源极206、漏极207与半导体层204之间的接触性能，而且利用图1所示的方法制得的刻蚀阻挡层205具有良好的均匀度和台阶覆盖率。

图6和图7所示的阵列基板上同时形成像素电极层209和公共电极层212，由这种阵列基板可以制作形成面内切换模式(In-Plane Switch，IPS)、边缘场开关模式(Fringe Field Switching，FFS)等广视角技术的显示装置。

上述实施例中，在制作薄膜晶体管阵列基板时，利用图1所示的方法制作形成刻蚀阻挡层205，刻蚀阻挡层205的均匀性和台阶覆盖率均有明显提升，刻蚀阻挡层205可以有效防止后续的刻蚀工艺对已预先形成的半导体层204造成损伤，避免刻蚀溶液从最薄处对半导体层204造成影响。由于刻蚀阻挡层205的均匀性好，刻蚀阻挡层205在为半导体层204提供足够保护的前提下也可以制得更薄，而且刻蚀阻挡层205的台阶覆盖率好，提高了对下方半导体层204的保护性，从而改善了TFT的性能，提高了液晶显示装置的产品质量。

可以理解的是，上述制作形成的阵列基板可作为液晶显示装置的下基板，例如液晶显示装置包括相对设置的阵列基板和与阵列基板相对设置的上基板(例如彩色滤光片基板)、以及夹设于阵列基板与彩色滤光基板之间的液晶层，此为本领域技术人员所熟知，在此不再赘述。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种在基板上制作氧化硅薄膜的方法，其特征在于，该方法包括：

提供PECVD装置，该PECVD装置包括成膜腔室，该成膜腔室内设有扩散板和基座，其中该基座位于该扩散板下方；

将基板置于该成膜腔室内，使该基板支撑在该基座上；

经由该扩散板向该成膜腔室内通入笑气和硅烷，其中笑气的气体流量控制在25000～27000sccm之间，笑气与硅烷的气体流量比控制在50～70之间；

向该成膜腔室内施加在4000～4600W之间的射频功率，在该基板上开始沉积形成氧化硅薄膜，且在沉积成膜期间，保持该基座与该扩散板之间的间距在500～600mil之间，保持该基板的温度在150～250℃之间，保持该成膜腔室内的气压在1000～1300mTorr之间；以及

控制沉积成膜的时间在80～120s之间。

2.如权利要求1所述的在基板上制作氧化硅薄膜的方法，其特征在于，该基座是活动的，该基座在被驱动时可相对该扩散板上下移动，且该基座内设置有加热装置。

3.如权利要求2所述的在基板上制作氧化硅薄膜的方法，其特征在于，将该基板置于该成膜腔室内，使该基板支撑在该基座上的步骤具体包括：

首先将该基板支撑放置设于该成膜腔室内的多个支撑柱上；以及

然后驱动该基座从该基板下方向上靠近该基板移动，直至该基板贴合并支撑在该基座上。

4.如权利要求1所述的在基板上制作氧化硅薄膜的方法，其特征在于，该扩散板连接有射频产生器，该扩散板与该成膜腔室的内壁绝缘，该基座接地并与该成膜腔室的内壁连接。

5.如权利要求1所述的在基板上制作氧化硅薄膜的方法，其特征在于，针对笑气和硅烷，在各自的输入管路上连接有质量流量控制器，通过该质量流量控制器对通入的气体流量进行控制。

6.一种薄膜晶体管阵列基板的制作方法，其特征在于，该制作方法包括：

在基板上制作形成栅极；

在该栅极上制作形成栅极绝缘层；

在该栅极绝缘层上制作形成半导体层；

在该半导体层上制作形成刻蚀阻挡层，该刻蚀阻挡层由氧化硅薄膜制成，制作该刻蚀阻挡层的具体步骤包括：首先利用如权利要求1至5任一项所述的方法在该半导体层上制作形成一层氧化硅薄膜，然后再对该氧化硅薄膜进行图案化；

在该刻蚀阻挡层上制作形成源极和漏极；以及

在该源极和该漏极上制作形成保护层。

7.如权利要求6所述的薄膜晶体管阵列基板的制作方法，其特征在于，该制作方法进一步地还对该保护层进行图案化，在该保护层中于对应该漏极的位置处制作形成通孔；以及还在该保护层上制作形成像素电极层，该像素电极层填入该通孔内使该像素电极层与该漏极相接触。

8.如权利要求7所述的薄膜晶体管阵列基板的制作方法，其特征在于，该制作方法进一步地在该半导体层与该刻蚀阻挡层之间形成一层掺杂半导体层，该源极和该漏极通过该掺杂半导体层与该半导体层相接触。

9.如权利要求6所述的薄膜晶体管阵列基板的制作方法，其特征在于，该制作方法进一步地在该栅极绝缘层上制作形成像素电极层，该像素电极层与该漏极直接接触，同时在该保护层上制作形成公共电极层。

10.如权利要求9所述的薄膜晶体管阵列基板的制作方法，其特征在于，该制作方法进一步地在该半导体层与该刻蚀阻挡层之间形成一层掺杂半导体层，该源极和该漏极通过该掺杂半导体层与该半导体层相接触。