CN104934435A - 一种sonos双栅闪存器件及其编程、擦除方法 - Google Patents
一种sonos双栅闪存器件及其编程、擦除方法 Download PDFInfo
- Publication number
- CN104934435A CN104934435A CN201510195178.0A CN201510195178A CN104934435A CN 104934435 A CN104934435 A CN 104934435A CN 201510195178 A CN201510195178 A CN 201510195178A CN 104934435 A CN104934435 A CN 104934435A
- Authority
- CN
- China
- Prior art keywords
- silicon nitride
- nitride layer
- grid
- voltage
- sonos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明公开了一种SONOS双栅闪存器件，包括具有源漏两端的P型衬底及分别并列位于衬底上下两侧的选择栅和氮化硅层，选择栅具有至少部分叠设于氮化硅层之上的曲折形状，氮化硅层近选择栅侧的一端部具有朝向外侧的尖角状突起；利用双栅结构可有效缩小器件的关键尺寸，提高器件的集成度及单位面积存储密度，并解决阈值电压漂移问题等短沟道效应；利用SSI的编程机制，能够大大提高编程效率，降低编程功耗；通过氮化硅层端部的尖角状突起来增强电场，在利用电子的FN隧穿机制擦除时可避免高电压带来的氧化层电应力损伤，使SONOS闪存器件的可靠性更为优越。
Description
技术领域
本发明涉及半导体技术领域，更具体地，涉及一种基于SSI编程机制和FN隧穿机制的SONOS双栅闪存器件及其编程、擦除方法。
背景技术
SONOS(Silicon-Oxide-Nitride-Oxide-Silicon，硅-氧化物-氮化物-氧化物-硅)是一种和闪存联系较为紧密的非易失性存储器。它与主流闪存的主要区别在于，其使用了氮化硅、而不是多晶硅来充当存储材料。SONOS的一个分支是SHINOS(硅-高电介质-氮化物-氧化物-硅)。SONOS允许比多晶硅闪存更低的编程电压和更高的编程-擦除循环次数，是一个较为活跃的研究、开发热点。
SONOS相对于传统浮栅晶体管闪存，有着更好的数据保持特性，氮化硅层是局域化的电荷存储单元，与传统浮栅晶体管利用导体多晶硅存储电子不同，在氧化层有少量缺陷时，不会造成全部数据的突然丢失。
公开号为US5300803 A的美国专利公开了一种编程机制为SSI的非挥发存储器结构。SSI(source side injection)指源端注入，是一种高效率的编程机制，可以降低编程功耗。该专利的这种利用SSI为编程机制的浮栅闪存有效地提高了编程的注入效率，降低了功耗。该专利提出的这种闪存器件原本是为了解决编程机制为CHEI(channel hot electron injection，沟道热电子注入)的浮栅闪存器件的低效率注入和高功耗而产生的新型结构。
请参阅图1，图1是现有的利用SSI作为编程机制的浮栅闪存的原理示意图。从图1双箭头上方部分的图形中可以看到，原始的以CHEI为编程机制的浮栅闪存结构的器件为了保证高的沟道热电子产生率，必须在漏端加高的电压。同时，为了保证高的热电子注入效率，必须在栅极加高电压。横向电场随着栅极电压的升高而降低，同样的，纵向电场随着栅压的增高而增大。所以原始的以CHEI为编程机制的浮栅闪存结构的器件必须使漏端和栅极都加高电压，这带来了沟道热电子注入效率的低下以及电流功耗大。因而栅极高电压和漏端高电压成为一对矛盾。
故该专利发明了一种分列栅闪存器件，如图1双箭头下方部分的图形所示，位于左边的栅极为控制栅，右侧的栅极为浮栅，浮栅和控制栅在空间上错开排列。浮栅加高电压，控制栅加低电压，漏端加5V的高电压。这样可以使沟道热电子的注入效率提高，并且使电流功耗降低。
该专利公开的分列栅浮栅闪存结构存在的问题是：由于漏端所加电压比较高(5V)，导致漏端延伸到衬底的耗尽层宽度比较大，源端与虚拟的耗尽区很容易在高电压的情况下接触到一起，导致器件穿通和失效。这种缺陷在器件尺寸降低到亚100nm时很容易导致器件穿通和失效，这样的浮栅闪存没有办法在工艺上进行技术节点的升级和关键尺寸缩小，故必须改变该浮栅闪存器件的结构，使其能在工艺上进行技术节点的升级和关键尺寸缩小。
现有的分列栅SONOS闪存也有利用SSI编程机制的例子，比如公开号为US7169668 B2的美国专利。请参阅图2，图2是公开号为US7169668 B2的美国专利提出的分列栅SONOS闪存器件结构图。如图2所示，该专利公开的SONOS闪存器件利用SSI机制进行编程，对字线30加高电压(比如6到9V)，选择栅14加低的正电压(比如1V)，源端18加正电压(比如4.5V)，p型衬底12以及漏端16加0V电压。在这样的操作电压之下，横穿选择栅14之下的反型电子将会在源端电压及字线电压作用下，被氮化硅层26收集。该器件的擦除则利用带带热空穴注入，此时字线30加高的负电压(比如-6到-9V)，源端加正电压(比如4.5V)，选择栅14维持在一个小于阈值电压的数值上，p型衬底12以及漏端16则加0V。在这样的操作电压之下，p型衬底12的热空穴会被注入临近源端18的氮化硅层26中，中和掉原先存储的电子。
上述公开号为US7169668 B2的美国专利中的这种擦除方式，是利用字线30和源端18之间的高电压差，产生带带隧穿空穴，并将其注入氮化硅层26。由于在字线30和源端18或衬底12之间存在高的电压差，容易导致氧化层24介电质的损伤，给器件的可靠性以及闪存数据保存带来风险。
同时，我们在闪存尺寸缩小过程中会遇到阈值电压漂移的问题。如文献“Modeling of Vth Shift in NAND Flash-Memory Cell Device ConsideringCrosstalk and Short-Channel Effects”中指出，随着闪存的关键尺寸逐渐下降到亚100nm以下的范围，短沟道效应(Short Channel Effect)也逐渐显现出来，影响到了存储器件的电学特性，使其阈值电压比长沟道时有所漂移，导致可能的读出错误。
以往文献提到的双栅MOSFET是在晶体管尺寸不断缩小过程中为了对抗短沟道效应而发展出来的一种器件结构，在沟道尺寸缩减到100nm以下时因其栅控面积大，静电控制能力强，可有效地消除因尺寸小而导致的短沟道效应。
又如文献“Double-Gate Silicon-on-Insulator Transistor with VolumeInversion:A New Device with Greatly Enhanced Performance”所述，双栅MOSFET性能卓越，能得到很大的亚阈值斜率，很大的跨导以及漏端电流。我们都知道，由于短沟道效应，在MOSFET尺寸缩短时，亚阈值斜率会变小，导致器件关不断，泄漏电流较大。利用双栅结构能有效抑制类似短沟道效应，包括热载流子效应，阈值电压漂移效应，DIBL(漏致势垒降低)效应等。综上，双栅MOSFET是未来MOSFET关键尺寸进入到亚20nm的最有力的候选器件结构之一。
此外，文献“A Highly Scalable 2-Bit Asymmetric Double-Gate MOSFETNonvolatile Memory”提出了一种双栅SONOS器件，能够以双栅结构构造双位存储器，这样就能够提高SONOS的存储密度，因为双位存储器单元可以存储4种状态，分别是“00”、“01”、“10”和“11”。这样整个存储器阵列的存储容量将相对单栅存储器以指数增加。
本发明通过借鉴上述文献，对现有的SONOS器件进行了有意义的改进，可以进一步降低擦除电压，增加器件可靠性，因而相比于现有技术有所创新。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种基于SSI编程机制和FN隧穿机制的SONOS双栅闪存器件及其编程、擦除方法，能够有效缩小SONOS的器件尺寸，提高SONOS闪存的编程效率，降低编程功耗。
为实现上述目的，本发明的技术方案如下：
一种SONOS双栅闪存器件，包括：
P型半导体衬底，其包括位于两端的N型掺杂的源端和漏端；以及
分别并列位于所述源端和漏端之间的所述衬底上下两侧的第一选择栅和用于储存电荷的第一氮化硅层、第二选择栅和用于储存电荷的第二氮化硅层，所述选择栅具有至少部分叠设于所述氮化硅层之上的曲折形状，所述氮化硅层近所述选择栅侧的一端部具有朝向外侧的尖角状突起，所述选择栅、氮化硅层及衬底相互之间分别具有绝缘氧化层；
其中，当所述SONOS双栅闪存器件编程时，利用SSI的编程机制，通过对所述漏端施加正电压，对所述源端施加0V电压，将所述第一、第二选择栅相连短接，且都施加等于或略高于器件阈值电压的第一电压，并使所述第一、第二氮化硅层从所述漏端耦合产生高于所述第一电压的第二电压，以在所述第一、第二选择栅其下衬底区域感应出相对较薄的第一沟道电子层，在所述第一、第二氮化硅层其下衬底区域感应出相对所述第一沟道电子层较厚的第二沟道电子层，在漏端正电压的加速作用下，所述第一沟道电子层的电子被加速产生热电子，并在所述氮化硅层的电压作用下注入所述第一、第二氮化硅层完成编程；
其中，当所述SONOS双栅闪存器件擦除时，通过对所述选择栅施加正的第三电压，对所述衬底及源端、漏端施加0V电压，以在所述氮化硅层和选择栅之间形成一个强电场，并通过所述氮化硅层的尖角状突起使该处电场得到增强，降低擦除时所需要的选择栅与氮化硅层之间的电势差，在此强电场作用下，使所述氮化硅层中的电子由选择栅与氮化硅层之间的氧化层通过FN隧穿机制被擦除。
优选地，所述第一选择栅与第二选择栅、所述第一氮化硅层与第二氮化硅层以及各所述绝缘氧化层分别在所述衬底上下两侧几何尺寸对称设置。
优选地，所述选择栅的高度为40～60nm、其非叠设部分长度为8～12nm，所述氮化硅层的高度为12～16nm、长度为30～50nm；所述绝缘氧化层在所述选择栅、氮化硅层之间的厚度为2～4nm，在所述选择栅、氮化硅层与所述衬底之间的厚度为2～5nm。
优选地，所述选择栅的材料为多晶硅，所述绝缘氧化层的材料为二氧化硅。
优选地，当所述SONOS双栅闪存器件编程时，对所述漏端施加5～6V的电压，对所述源端施加0V电压，将所述第一、第二选择栅相连短接，且都施加0.5～1V的第一电压，并使所述第一、第二氮化硅层从所述漏端耦合产生5～9V的第二电压；当所述SONOS双栅闪存器件擦除时，对所述选择栅施加12～14V的第三电压。
一种SONOS双栅闪存器件的编程、擦除方法，所述SONOS双栅闪存器件包括：P型半导体衬底，其包括位于两端的N型掺杂的源端和漏端；以及分别并列位于所述源端和漏端之间的所述衬底上下两侧的第一选择栅和用于储存电荷的第一氮化硅层、第二选择栅和用于储存电荷的第二氮化硅层，所述选择栅具有至少部分叠设于所述氮化硅层之上的曲折形状，所述氮化硅层近所述选择栅侧的一端部具有朝向外侧的尖角状突起，所述选择栅、氮化硅层及衬底相互之间分别具有绝缘氧化层；
该编程方法包括：利用SSI的编程机制，通过对所述漏端施加正电压，对所述源端施加0V电压，将所述第一、第二选择栅相连短接，且都施加等于或略高于器件阈值电压的第一电压，并使所述第一、第二氮化硅层从所述漏端耦合产生高于所述第一电压的第二电压，以在所述第一、第二选择栅其下衬底区域感应出相对较薄的第一沟道电子层，在所述第一、第二氮化硅层其下衬底区域感应出相对所述第一沟道电子层较厚的第二沟道电子层，在漏端正电压的加速作用下，所述第一沟道电子层的电子被加速产生热电子，并在所述氮化硅层的电压作用下注入所述第一、第二氮化硅层完成编程；
该擦除方法包括：通过对所述选择栅施加正的第三电压，对所述衬底及源端、漏端施加0V电压，以在所述氮化硅层和选择栅之间形成一个强电场，并通过所述氮化硅层的尖角状突起使该处电场得到增强，降低擦除时所需要的选择栅与氮化硅层之间的电势差，在此强电场作用下，使所述氮化硅层中的电子由选择栅与氮化硅层之间的氧化层通过FN隧穿机制被擦除。
优选地，所述第一选择栅与第二选择栅、所述第一氮化硅层与第二氮化硅层以及各所述绝缘氧化层分别在所述衬底上下两侧几何尺寸对称设置。
优选地，所述选择栅的高度为40～60nm、其非叠设部分长度为8～12nm，所述氮化硅层的高度为12～16nm、长度为30～50nm；所述绝缘氧化层在所述选择栅、氮化硅层之间的厚度为2～4nm，在所述选择栅、氮化硅层与所述衬底之间的厚度为2～5nm。
优选地，所述选择栅的材料为多晶硅，所述绝缘氧化层的材料为二氧化硅。
优选地，当所述SONOS双栅闪存器件编程时，对所述漏端施加5～6V的电压，对所述源端施加0V电压，将所述第一、第二选择栅相连短接，且都施加0.5～1V的第一电压，并使所述第一、第二氮化硅层从所述漏端耦合产生5～9V的第二电压；当所述SONOS双栅闪存器件擦除时，对所述选择栅施加12～14V的第三电压。
本发明的有益效果在于：本发明的SONOS双栅闪存器件利用了双栅结构，能够有效缩小SONOS闪存器件的关键尺寸，从而提高器件的集成度及单位面积存储密度；可在缩减SONOS关键尺寸的同时，解决随之而来的阈值电压漂移问题等短沟道效应；并且，通过利用SSI(source side injection，源端注入)的编程机制，能够使SONOS闪存的编程效率大大提高，并降低编程功耗；同时，利用氮化硅层端部的尖角状突起来增强电场，可使得利用电子的FN(Fowler-Nordheim)隧穿机制擦除时加在选择栅与氮化硅层之间的电压可以尽量低，避免高电压带来的氧化层电应力损伤，使SONOS闪存器件的可靠性更为优越。
附图说明
图1是现有的利用SSI作为编程机制的浮栅闪存的原理示意图；
图2是公开号为US7169668B2的美国专利提出的分列栅SONOS闪存器件结构图；
图3是本发明一较佳实施例的一种SONOS双栅闪存器件的结构示意图；
图4是本发明另一较佳实施例的一种SONOS双栅闪存器件的结构示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
在以下本发明的具体实施方式中，请参阅图3，图3是本发明一较佳实施例的一种SONOS双栅闪存器件的结构示意图。如图3所示，本发明的SONOS双栅闪存器件包括：P型半导体衬底101，可为圆柱结构，其包括位于两端的N型掺杂的源端102和漏端103，位于中间的沟道104；以及包括分别并列位于所述源端102和漏端103之间的所述衬底101上下两侧的第一选择栅105和用于储存电荷的第一氮化硅层107、第二选择栅106和用于储存电荷的第二氮化硅层108，所述选择栅105、106分别具有至少部分叠设于所述氮化硅层107、108之上的曲折形状，所述氮化硅层107、108近所述选择栅105、106侧的一端部具有朝向外侧的尖角状突起109，所述选择栅105、106与氮化硅层107、108之间具有绝缘氧化层111；所述选择栅105、106和氮化硅层107、108与衬底101之间具有绝缘氧化层110。其中，所述选择栅105、106靠近所述源端102侧设置，所述氮化硅层107、108靠近所述漏端103侧设置。
作为一优选实施方式，所述第一选择栅105与第二选择栅106、所述第一氮化硅层107与第二氮化硅层108以及各所述绝缘氧化层111、110分别在所述衬底101的上下两侧按几何尺寸对称设置。进一步可选地，所述选择栅105、106的高度H1为40～60nm、其非叠设部分长度H2为8～12nm；所述氮化硅层107、108的高度H3为12～16nm、长度H4为30～50nm；所述绝缘氧化层111在所述选择栅105、106与氮化硅层107、108之间的厚度H5为2～4nm(在氮化硅层尖角状突起109部位以外区域)，在所述选择栅105、106和氮化硅层107、108与所述衬底101之间(即栅氧化层)的厚度H6为2～5nm。例如，作为一实例，可将器件的各部分加工为：所述选择栅的高度H1为50nm、其非叠设部分长度H2为10nm，所述氮化硅层的高度H3为15nm、长度H4为40nm；所述绝缘氧化层在所述选择栅、氮化硅层之间的厚度H5为3nm，在所述选择栅、氮化硅层与所述衬底之间的厚度H6为2.5nm。
作为一优选实施例，所述选择栅105、106的材料为多晶硅，所述绝缘氧化层111、110的材料为二氧化硅。
在本发明的一个较佳实施例中，如图3所示，所述选择栅105、106具有“Z”形(忽略其方向)的直角曲折形态，其右侧部分叠设于所述氮化硅层107、108之上。所述氮化硅层107、108的尖角状突起109部朝向外侧突起，并与所述选择栅105、106的内角对应设置。
在本发明的另一个较佳实施例中，请参阅图4，图4是本发明另一较佳实施例的一种SONOS双栅闪存器件的结构示意图。如图4所示，所述选择栅105-1、106-1具有“L”形(忽略其方向)的直角曲折形态，其右侧分别叠设于所述氮化硅层107、108之上，并完全将所述氮化硅层107、108覆盖。所述氮化硅层107、108的尖角状突起109部朝向外侧突起，并与所述选择栅105-1、106-1的内角对应设置。图4中本发明的其他结构与图3中的结构一致，故不再展开说明。选择栅的具体形态也可视工艺要求而定。
上述本发明SONOS双栅闪存器件的双栅结构可有效消除SONOS关键尺寸缩短而带来的阈值电压漂移问题等短沟道效应。并且本发明SONOS双栅闪存器件的制造工艺并不复杂，可与标准CMOS工艺兼容。氮化硅层的尖角形态可以通过在制造工艺中的干法等离子体刻蚀来实现(利用其各向异性的特点进行刻蚀)，故本发明的SONOS双栅闪存器件能在一般的半导体制造公司生产。
下面以图3为例，对本发明SONOS双栅闪存器件的编程及擦除方法作进一步说明。如图3所示，图示沟道区104中的黑色圆点代表电子。在对上述本发明的SONOS双栅闪存器件进行编程时，该编程方法包括：利用SSI(source side injection，源端注入)的编程机制，对所述漏端103施加正的高电压，对所述源端102施加0V电压，将所述第一、第二选择栅105、106相连短接，加同样的电压，且都施加等于或略高于器件阈值电压的第一电压(低电压)；并使所述第一、第二氮化硅层107、108从所述漏端103(或还包括从其他栅)耦合产生远高于所述第一电压的第二电压(高电压)，例如可加约十倍于器件阈值电压的高电压。本发明的编译原理是：第一、第二选择栅105、106的电压等于或略高于器件的阈值电压，可在所述第一、第二选择栅105、106下的衬底101区域感应出相对较薄的第一沟道电子层(图中示例性地以左侧单层黑色圆点表示)；第一、第二氮化硅层107、108通过漏端103的耦合作用所产生的相同的电压远高于器件的阈值电压，可在所述第一、第二氮化硅层107、108下的衬底101区域感应出相对所述第一沟道电子层较厚的第二沟道电子层(图中示例性地以右侧双层黑色圆点表示)；漏端103的高电压可对所述第一沟道电子层的电子进行加速，使其产生具有足够能量的热电子，并在所述氮化硅层107、108的高电压作用下注入所述第一、第二氮化硅层107、108完成编程(如图中空心箭头所指)。
作为一可选实施方式，当对所述SONOS双栅闪存器件进行编程时，可对所述漏端103施加5～6V的高电压，对所述源端102施加0V电压；将所述第一、第二选择栅105、106相连短接，且都施加等于或略高于器件阈值电压(不同的器件可具有不同的阈值电压)的0.5～1V的第一电压，并使所述第一、第二氮化硅层107、108从所述漏端103耦合产生远高于器件阈值电压的5～9V的相同第二电压。例如，作为一实例，在编程时，可对所述漏端103施加5V的高电压，对所述源端102施加0V电压；对所述第一、第二选择栅105、106施加等于器件阈值电压的0.5V的低电压，并使所述第一、第二氮化硅层107、108从所述漏端103耦合产生9V的高电压。这样，即可在所述第一、第二选择栅105、106下的衬底101区域感应出相对较薄的第一沟道电子层，在所述第一、第二氮化硅层107、108下的衬底101区域感应出相对所述第一沟道电子层较厚的第二沟道电子层；在漏端103的5V高电压的加速下，第一沟道电子层的电子产生具有足够能量的热电子，并在所述氮化硅层107、108的9V的高电压作用下注入所述第一、第二氮化硅层107、108完成编程。
请继续参阅图3。在对上述本发明的SONOS双栅闪存器件进行擦除时，该擦除方法包括：利用FN(Fowler-Nordheim)隧穿机制，通过对所述选择栅105、106施加正的第三电压，对所述衬底101及源端102、漏端103施加0V电压，以在所述氮化硅层107、108和选择栅105、106之间形成一个强电场，并通过所述氮化硅层107、108的尖角状突起109使该处电场得到增强，降低擦除时所需要的选择栅与氮化硅层之间的电势差，在此强电场作用下，使所述氮化硅层107、108中的电子由选择栅与氮化硅层之间的氧化层111通过FN隧穿机制被擦除。
作为一可选的实施方式，当所述SONOS双栅闪存器件进行擦除时，对所述选择栅106、106可施加12～14V的第三电压，并对所述衬底101及源端102、漏端103分别施加0V电压。此时，在氮化硅层107、108和选择栅105、106之间形成较强电场，使电子通过FN隧穿实现擦除。氮化硅层107、108靠近选择栅105、106处做成尖角状突起109，使电场增强，降低擦除时所需要的选择栅与氮化硅层之间的电势差，使其更容易擦除。此时本发明的擦除将会通过选择栅105、106与氮化硅层107、108之间的氧化层111进行，对比公开号为US7169668B2的美国专利公开的闪存器件利用氮化硅层之下的氧化层同时进行编程和擦除的方式，本发明的方法减小了氮化硅层之下的氧化层由于编程、擦除造成的应力损伤。
综上所述，本发明的SONOS双栅闪存器件利用了双栅结构，能够将SONOS闪存器件的关键尺寸有效缩小到50nm以下，从而提高器件的集成度及单位面积存储密度；可在缩减SONOS关键尺寸的同时，解决随之而来的阈值电压漂移问题等短沟道效应；并且，通过利用SSI的编程机制，能够使SONOS闪存的编程效率大大提高，并降低编程功耗；同时，利用氮化硅层端部的尖角状突起来增强电场，可使得利用电子的FN隧穿机制擦除时加在选择栅与氮化硅层之间的电压可以尽量低，避免高电压带来的氧化层电应力损伤，使SONOS闪存器件的可靠性更为优越。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
Claims (10)
1.一种SONOS双栅闪存器件，其特征在于，包括：
P型半导体衬底，其包括位于两端的N型掺杂的源端和漏端；以及
分别并列位于所述源端和漏端之间的所述衬底上下两侧的第一选择栅和用于储存电荷的第一氮化硅层、第二选择栅和用于储存电荷的第二氮化硅层，所述选择栅具有至少部分叠设于所述氮化硅层之上的曲折形状，所述氮化硅层近所述选择栅侧的一端部具有朝向外侧的尖角状突起，所述选择栅、氮化硅层及衬底相互之间分别具有绝缘氧化层；
其中，当所述SONOS双栅闪存器件编程时，利用SSI的编程机制，通过对所述漏端施加正电压，对所述源端施加0V电压，将所述第一、第二选择栅相连短接，且都施加等于或略高于器件阈值电压的第一电压，并使所述第一、第二氮化硅层从所述漏端耦合产生高于所述第一电压的第二电压，以在所述第一、第二选择栅其下衬底区域感应出相对较薄的第一沟道电子层，在所述第一、第二氮化硅层其下衬底区域感应出相对所述第一沟道电子层较厚的第二沟道电子层，在漏端正电压的加速作用下，所述第一沟道电子层的电子被加速产生热电子，并在所述氮化硅层的电压作用下注入所述第一、第二氮化硅层完成编程；
其中，当所述SONOS双栅闪存器件擦除时，通过对所述选择栅施加正的第三电压，对所述衬底及源端、漏端施加0V电压，以在所述氮化硅层和选择栅之间形成一个强电场，并通过所述氮化硅层的尖角状突起使该处电场得到增强，降低擦除时所需要的选择栅与氮化硅层之间的电势差，在此强电场作用下，使所述氮化硅层中的电子由选择栅与氮化硅层之间的氧化层通过FN隧穿机制被擦除。
2.根据权利要求1所述的SONOS双栅闪存器件，其特征在于，所述第一选择栅与第二选择栅、所述第一氮化硅层与第二氮化硅层以及各所述绝缘氧化层分别在所述衬底上下两侧几何尺寸对称设置。
3.根据权利要求1所述的SONOS双栅闪存器件，其特征在于，所述选择栅的高度为40～60nm、其非叠设部分长度为8～12nm，所述氮化硅层的高度为12～16nm、长度为30～50nm；所述绝缘氧化层在所述选择栅、氮化硅层之间的厚度为2～4nm，在所述选择栅、氮化硅层与所述衬底之间的厚度为2～5nm。
4.根据权利要求1～3任意一项所述的SONOS双栅闪存器件，其特征在于，所述选择栅的材料为多晶硅，所述绝缘氧化层的材料为二氧化硅。
5.根据权利要求1所述的SONOS双栅闪存器件，其特征在于，当所述SONOS双栅闪存器件编程时，对所述漏端施加5～6V的电压，对所述源端施加0V电压，将所述第一、第二选择栅相连短接，且都施加0.5～1V的第一电压，并使所述第一、第二氮化硅层从所述漏端耦合产生5～9V的第二电压；当所述SONOS双栅闪存器件擦除时，对所述选择栅施加12～14V的第三电压。
6.一种SONOS双栅闪存器件的编程、擦除方法，其特征在于，所述SONOS双栅闪存器件包括：P型半导体衬底，其包括位于两端的N型掺杂的源端和漏端；以及分别并列位于所述源端和漏端之间的所述衬底上下两侧的第一选择栅和用于储存电荷的第一氮化硅层、第二选择栅和用于储存电荷的第二氮化硅层，所述选择栅具有至少部分叠设于所述氮化硅层之上的曲折形状，所述氮化硅层近所述选择栅侧的一端部具有朝向外侧的尖角状突起，所述选择栅、氮化硅层及衬底相互之间分别具有绝缘氧化层；
该编程方法包括：利用SSI的编程机制，通过对所述漏端施加正电压，对所述源端施加0V电压，将所述第一、第二选择栅相连短接，且都施加等于或略高于器件阈值电压的第一电压，并使所述第一、第二氮化硅层从所述漏端耦合产生高于所述第一电压的第二电压，以在所述第一、第二选择栅其下衬底区域感应出相对较薄的第一沟道电子层，在所述第一、第二氮化硅层其下衬底区域感应出相对所述第一沟道电子层较厚的第二沟道电子层，在漏端正电压的加速作用下，所述第一沟道电子层的电子被加速产生热电子，并在所述氮化硅层的电压作用下注入所述第一、第二氮化硅层完成编程；
该擦除方法包括：通过对所述选择栅施加正的第三电压，对所述衬底及源端、漏端施加0V电压，以在所述氮化硅层和选择栅之间形成一个强电场，并通过所述氮化硅层的尖角状突起使该处电场得到增强，降低擦除时所需要的选择栅与氮化硅层之间的电势差，在此强电场作用下，使所述氮化硅层中的电子由选择栅与氮化硅层之间的氧化层通过FN隧穿机制被擦除。
7.根据权利要求6所述的编程、擦除方法，其特征在于，所述第一选择栅与第二选择栅、所述第一氮化硅层与第二氮化硅层以及各所述绝缘氧化层分别在所述衬底上下两侧几何尺寸对称设置。
8.根据权利要求6所述的编程、擦除方法，其特征在于，所述选择栅的高度为40～60nm、其非叠设部分长度为8～12nm，所述氮化硅层的高度为12～16nm、长度为30～50nm；所述绝缘氧化层在所述选择栅、氮化硅层之间的厚度为2～4nm，在所述选择栅、氮化硅层与所述衬底之间的厚度为2～5nm。
9.根据权利要求6～8任意一项所述的编程、擦除方法，其特征在于，所述选择栅的材料为多晶硅，所述绝缘氧化层的材料为二氧化硅。
10.根据权利要求6所述的编程、擦除方法，其特征在于，当所述SONOS双栅闪存器件编程时，对所述漏端施加5～6V的电压，对所述源端施加0V电压，将所述第一、第二选择栅相连短接，且都施加0.5～1V的第一电压，并使所述第一、第二氮化硅层从所述漏端耦合产生5～9V的第二电压；当所述SONOS双栅闪存器件擦除时，对所述选择栅施加12～14V的第三电压。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510195178.0A CN104934435A (zh) | 2015-04-22 | 2015-04-22 | 一种sonos双栅闪存器件及其编程、擦除方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510195178.0A CN104934435A (zh) | 2015-04-22 | 2015-04-22 | 一种sonos双栅闪存器件及其编程、擦除方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104934435A true CN104934435A (zh) | 2015-09-23 |
Family
ID=54121524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510195178.0A Pending CN104934435A (zh) | 2015-04-22 | 2015-04-22 | 一种sonos双栅闪存器件及其编程、擦除方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104934435A (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101958240A (zh) * | 2009-07-16 | 2011-01-26 | 中芯国际集成电路制造(上海)有限公司 | 浮栅放电尖角的制作方法 |
| TW201250694A (en) * | 2011-06-14 | 2012-12-16 | Univ Nat Chiao Tung | Nonvolatile semiconductor memory device |
| CN103915442A (zh) * | 2014-04-08 | 2014-07-09 | 上海华力微电子有限公司 | 闪存存储器 |
| US20140197472A1 (en) * | 2013-01-15 | 2014-07-17 | United Microelectronics Corp. | Non-volatile memory structure and manufacturing method thereof |
| CN104157655A (zh) * | 2014-08-27 | 2014-11-19 | 上海华力微电子有限公司 | Sonos闪存器件及其编译方法 |
| CN104332471A (zh) * | 2014-11-17 | 2015-02-04 | 上海华力微电子有限公司 | 一种sonos闪存器件及其编译方法 |
| CN104377248A (zh) * | 2014-11-17 | 2015-02-25 | 上海华力微电子有限公司 | 一种浮栅闪存器件及其编程方法 |
-
2015
- 2015-04-22 CN CN201510195178.0A patent/CN104934435A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101958240A (zh) * | 2009-07-16 | 2011-01-26 | 中芯国际集成电路制造(上海)有限公司 | 浮栅放电尖角的制作方法 |
| TW201250694A (en) * | 2011-06-14 | 2012-12-16 | Univ Nat Chiao Tung | Nonvolatile semiconductor memory device |
| US20140197472A1 (en) * | 2013-01-15 | 2014-07-17 | United Microelectronics Corp. | Non-volatile memory structure and manufacturing method thereof |
| CN103915442A (zh) * | 2014-04-08 | 2014-07-09 | 上海华力微电子有限公司 | 闪存存储器 |
| CN104157655A (zh) * | 2014-08-27 | 2014-11-19 | 上海华力微电子有限公司 | Sonos闪存器件及其编译方法 |
| CN104332471A (zh) * | 2014-11-17 | 2015-02-04 | 上海华力微电子有限公司 | 一种sonos闪存器件及其编译方法 |
| CN104377248A (zh) * | 2014-11-17 | 2015-02-25 | 上海华力微电子有限公司 | 一种浮栅闪存器件及其编程方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8755227B2 (en) | NAND flash memory unit, NAND flash memory array, and methods for operating them | |
| JP5149539B2 (ja) | 半導体装置 | |
| CN100477266C (zh) | 包括多层隧道势垒的非易失存储器件及其制造方法 | |
| CN101438351B (zh) | 用于擦除内存器件的方法以及多级程序化内存器件 | |
| JP2008091850A (ja) | 浮遊ゲートｎａｎｄフラッシュメモリ用のゲート注入を用いるセル動作方法 | |
| CN101000801A (zh) | 一种非易失性存储器的编程与擦除方法 | |
| KR20090006158A (ko) | 메모리 디바이스들을 소거 및 프로그래밍하는 방법 | |
| US8710574B2 (en) | Dual gate electronic memory cell and device with dual gate electronic memory cells | |
| US7541637B2 (en) | Non-volatile semiconductor memory element and corresponding production and operation method | |
| TW201301485A (zh) | 具有雙功能的非揮發性半導體記憶單元 | |
| CN103915442A (zh) | 闪存存储器 | |
| CN104733045A (zh) | 一种双位闪存存储器及其编程、擦除和读取方法 | |
| CN104332471A (zh) | 一种sonos闪存器件及其编译方法 | |
| CN104377248B (zh) | 一种浮栅闪存器件及其编程方法 | |
| CN101350368A (zh) | 半导体存储器元件 | |
| CN104934435A (zh) | 一种sonos双栅闪存器件及其编程、擦除方法 | |
| CN104253160A (zh) | 一种具有凸面栅极结构的B4-Flash | |
| JPH1032272A (ja) | フラッシュメモリセルのプログラム方法 | |
| CN105870067B (zh) | P沟道快闪存储器的制作方法 | |
| US9337352B1 (en) | Floating gate flash memory device and compilation method thereof | |
| CN104851887B (zh) | 一种sonos双栅闪存器件及其编译方法 | |
| CN102610617A (zh) | 一种多比特sonos闪存单元、阵列及操作方法 | |
| CN101271901A (zh) | 用擦除栅极执行擦除操作的半导体存储装置及其制造方法 | |
| US8411506B2 (en) | Non-volatile memory and operating method of memory cell | |
| TW202121657A (zh) | 電子寫入抹除式可複寫唯讀記憶體的操作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20150923 |