CN104917376A - Dc/dc转换器 - Google Patents

Abstract

提供一种DC/DC转换器，即使在电源电压启动时或因负载短路而导致输出电压变为0V时也能够使电路进行动作并进行稳定的控制。具备导通计时电路的DC/DC转换器具有：脉动生成电路，其根据控制信号生成并输出脉动成分；平均化电路，其输出将脉动生成电路平均化而得到的信号；计时电路，其根据平均化电路的信号与控制信号生成并输出导通时间信号；以及启动电路，其使脉动生成电路的输出端子的电压上升到规定的电压。

Description

DC/DC转换器

技术领域

本发明涉及转换直流电压的DC/DC转换器，涉及具有计时电路的DC/DC转换器。

背景技术

对现有的DC/DC转换器进行说明。图8是示出现有的DC/DC转换器的电路图。

现有的DC/DC转换器具有：比较器504、RS-FF电路113、驱动电路110、参考电压生成电路503、计时电路501、作为输出晶体管的NMOS晶体管108、NMOS晶体管109、电容器107、线圈106、电阻103、104、502、接地端子100、输出端子102以及电源端子101。

比较器504的反相输入端子被输入对输出端子102的输出电压Vout进行分压而得到的分压电压，同相输入端子被输入参考电压，该参考电压附加了电源电压、依赖于输出电压Vout的脉动电压、按照规定的斜率变化的倾斜电压，比较器504输出与比较结果对应的信号。在分压电压比参考电压高时，向RS-FF电路113的置位端子S输出低电平信号，在分压电压比参考电压低时，向RS-FF电路113的置位端子S输出高电平信号。从计时电路501输出的信号被提供给RS-FF电路113的复位端子R，根据比较器504的输出信号与计时电路501的输出信号，从RS-FF电路113的Q端子将输出信号输出。驱动电路110接受RS-FF电路113的信号而控制NMOS晶体管108、109的导通/截止，从输出端子102产生输出电压Vout(例如参照专利文献1)。

专利文献1：日本特开2011-182533号公报

但是，存在如下课题：现有的DC/DC转换器在电源电压启动时或因负载短路而导致输出电压变为0V时，计时电路不进行动作，DC/DC转换器不启动。

发明内容

本发明是鉴于上述课题而完成的，提供一种DC/DC转换器，即使在电源电压启动时或因负载短路而导致输出电压变为0V时，也能够使电路进行动作并进行稳定的控制。

为了解决现有的课题，本发明的DC/DC转换器采用以下这样的结构。

一种具有导通计时电路的DC/DC转换器，所述导通计时电路具有：脉动生成电路，其根据控制信号生成并输出脉动成分；平均化电路，其输出将脉动生成电路的输出平均化而得到的信号；计时电路，其根据平均化电路的信号与控制信号生成并输出导通时间信号；以及启动电路，其使脉动生成电路的输出端子的电压上升到规定的电压。

发明效果

本发明的DC/DC转换器在电源电压启动时或因负载短路而导致输出电压变为0V时，能够通过启动电路而使脉动生成电路的输出电压上升，由此，使电路进行动作并进行稳定的控制。

附图说明

图1是示出本实施方式的DC/DC转换器的结构的电路图。

图2是示出本实施方式的DC/DC转换器的导通计时电路的结构的电路图。

图3是示出本实施方式的DC/DC转换器的比较器的结构的电路图。

图4是示出本实施方式的DC/DC转换器的动作的时序图。

图5是示出本实施方式的DC/DC转换器的导通计时电路的结构的另一例的电路图。

图6是示出本实施方式的DC/DC转换器的导通计时电路的结构的另一例的电路图。

图7是示出本实施方式的DC/DC转换器的另一结构的电路图。

图8是示出现有的DC/DC转换器的结构的电路图。

标号说明

100：接地端子；101：电源端子；102：输出端子；105：基准电压电路；106：线圈；110：驱动电路；111：导通计时电路；112、216：比较器；113：RS-FF电路；114：伪脉动电路；208：开关电路；201、202、263、312、313、314、315：恒流电路；230：脉动生成电路；240：平均化电路；250：计时电路；260、600、700：启动电路；701：恒压电路。

具体实施方式

以下，参照附图对本发明的实施方式进行说明。

图1是本实施方式的DC/DC转换器的电路图。

本实施方式DC/DC转换器具有：比较器112、RS－FF电路113、伪脉动电路114、驱动电路110、基准电压电路105、导通计时电路111、NMOS晶体管108、109、电容器107、线圈106、构成分压电路的电阻103和104、接地端子100、输出端子102以及电源端子101。

图2是示出导通计时电路111的结构的电路图。导通计时电路111具有：脉动生成电路230、平均化电路240、计时电路250、启动电路260、输入端子121以及输出端子124、125。脉动生成电路230由恒流电路201、开关电路208、电容器209和电阻210构成。平均化电路240由电阻211和电容器212构成。计时电路250由恒流电路202、反相器213、NMOS晶体管214、电容器215和比较器216构成。启动电路260由恒流电路263和NMOS晶体管261、262构成。

图3示出比较器112的电路图。比较器112具有：恒流电路312、313、314、315、反相器316、317、PMOS晶体管306、307、308、309、310、311、第一同相输入端子301、第一反相输入端子302、第二同相输入端子303、第二反相输入端子304以及输出端子305。

接着，对本实施方式的DC/DC转换器的连接进行说明。

比较器112的第一反相输入端子与伪脉动电路114的输出端子122连接，第一同相输入端子与伪脉动电路114的输出端子123连接，第二反相输入端子连接于电阻103和电阻104的连接点，第二同相输入端子与基准电压电路105的正极连接，输出端子与RS－FF电路113的置位端子S连接。电阻103的另一个端子与输出端子102连接，电阻104的另一个端子与接地端子100连接。基准电压电路105的负极与接地端子100连接。RS－FF电路113的复位端子R与导通计时电路111的输出端子124连接，输出端子与驱动电路110和导通计时电路111的输入端子121连接。NMOS晶体管108的栅极与驱动电路110的第一输出端子连接，漏极与电源端子101连接，源极与线圈106的一个端子和NMOS晶体管109的漏极连接。NMOS晶体管109的栅极与驱动电路110的第二输出端子连接，源极与接地端子100连接。电容器107的一个端子与输出端子102和线圈106的另一个端子连接，另一个端子与接地端子100连接。

对导通计时电路111的连接进行说明。恒流电路201的一个端子与电源端子101连接，另一个端子与开关电路208的一个端子连接。电容器209的一个端子与开关电路208的另一个端子、电阻210的一个端子、电阻211的一个端子(节点A)连接，另一个端子与接地端子100连接。电阻210的另一个端子与接地端子100连接，电阻211的另一个端子与输出端子125和电容器212的一个端子连接。电容器212的另一个端子与接地端子100连接。输入端子121与反相器213的输入端子和控制开关电路208的接通断开的端子连接。反相器213的输出端子与NMOS晶体管214的栅极连接。NMOS晶体管214的漏极与电容器215的一个端子和恒流电路202的一个端子连接，源极与接地端子100连接。电容器215的另一个端子与接地端子100连接。恒流电路202的另一个端子与电源端子101连接。比较器216的同相输入端子与电容器215的一个端子连接，反相输入端子与电容器212的一个端子连接，输出与输出端子124连接。恒流电路263的一个端子与电源端子101连接，另一个端子与NMOS晶体管261的栅极和漏极连接。NMOS晶体管261的源极和背栅极与接地端子100连接。NMOS晶体管262的栅极与NMOS晶体管261的栅极连接，漏极与电源端子101连接，源极与电容器209的一个端子连接，背栅极与接地端子100连接。

对比较器112的连接进行说明。恒流电路312的一个端子与电源端子101连接，另一个端子与PMOS晶体管306的源极和PMOS晶体管307的源极连接。PMOS晶体管306的栅极与第一同相输入端子301连接，漏极与恒流电路314以及PMOS晶体管310的栅极和漏极的连接点连接。PMOS晶体管307的栅极与第一反相输入端子302连接，漏极与反相器316的输入端子连接。恒流电路313的一个端子与电源端子101连接，另一个端子与PMOS晶体管308的源极和PMOS晶体管309的源极连接。PMOS晶体管308的栅极与第二同相输入端子303连接，漏极与恒流电路314以及PMOS晶体管310的栅极和漏极的连接点连接。PMOS晶体管309的栅极与第二反相输入端子304连接，漏极与反相器316的输入端子连接。PMOS晶体管310的源极与电源端子101连接，恒流电路314的另一个端子与接地端子100连接。PMOS晶体管311的栅极与PMOS晶体管310的栅极连接，漏极与反相器316的输入端子连接，源极与电源端子101连接。恒流电路315的一个端子与反相器316的输入端子连接，另一个端子与接地端子100连接。反相器317的输入端子与反相器316的输出端子连接，输出与输出端子305连接。

接着，对本实施方式的DC/DC转换器的动作进行说明。

当向电源端子101输入电源电压VDD时，DC/DC转换器从输出端子102将输出电压Vout输出。电阻103和104对输出电压Vout进行分压，输出分压电压VFB。比较器112具有图3所示的4端子输入的结构，对输入到第二同相输入端子的基准电压电路105的基准电压Vref、输入到第二反相输入端子的分压电压VFB、输入到第一反相输入端子的从伪脉动电路114的输出端子122输出的电压、以及输入到第一同相输入端子的从伪脉动电路114的输出端子123输出的电压进行比较，从比较器112的输出端子输出信号VS。向导通计时电路111的输入端子121输入信号VQ，从输出端子124输出导通时间信号VR。向RS-FF电路113的R端子输入导通时间信号VR，向S端子输入信号VS，从Q端子输出信号VQ。

图4是示出本实施方式的DC/DC转换器的动作的时序图。分压电压VFB低于基准电压Vref时，信号VS成为高电平，使RS-FF电路113的Q端子的信号VQ为高电平。并且，将信号VQ输入到驱动电路110，根据信号VQ使NMOS晶体管108导通，使NMOS晶体管109截止，使分压电压VFB(输出电压Vout)上升。当从导通计时电路111的输出端子124输出的导通时间信号VR成为高电平时，通过RS－FF电路113信号VQ成为低电平，使NMOS晶体管108截止，使NMOS晶体管109导通，使分压电压VFB(输出电压Vout)降低。将信号VQ为高电平的时间设为Ton，将信号VQ从成为高电平到再次成为高电平的时间设为TS，将该时间设为1周期，根据该周期进行控制，由此，控制作为输出晶体管进行动作的NMOS晶体管108与NMOS晶体管109，从输出端子102产生输出电压Vout。

在比较器112中，通过向比较器112的第一反相输入端子输入从伪脉动电路114的输出端子122输出的电压，在比较器112内与输入到第二反相输入端子的分压电压VFB相加，分压电压VFB成为包含脉动成分的电压。并且，通过将从伪脉动电路114的输出端子123输出的电压输入到比较器112的第一同相输入端子，在比较器112内与输入到第二同相输入端子的基准电压Vref相加，比较该相加后得到的两个信号而从比较器112输出信号VS。

将流过导通计时电路111的恒流电路201的电流设为电流I3，将流过恒流电路202的电流设为电流I4，将流过电阻210的电流设为I2。当将电阻210的电阻值设为R2时，表示为I2＝Vcref0/R2。通过信号VQ控制开关电路208的接通断开，在信号VQ为高电平时，开关电路208接通，以电流I3进行电容器209的充电，以电流I2进行电容器209的放电。并且，在信号VQ为低电平时，开关电路208断开，电容器209的电荷以电流I2进行放电。当使充电的电荷量为Q1，使放电的电荷量为Q2时，表示为Q1＝I3×Ton，Q2＝I2×TS。由于Q1＝Q2，因此I3×Ton＝I2×TS，Ton/TS＝I2/I3＝Vout/VDD。由此，Vout＝VDD×I2/I3。

由于I2＝Vcref0/R2，因此Vout＝VDD×Vcref0/R2/I3，Vcref0＝Vout/VDD×R2×I3。这样，电压Vcref0可以称为与输出电压Vout成比例的电压，该电压包含输出电压的脉动成分。关于平均化电路240的电压Vcref，利用电阻211与电容器212将电压Vcref0平均化并除去电压Vcref0的脉动成分。因此，电压Vcref为与输出电压Vout成比例、且除去了脉动成分的电压，Vcref＝Vout/VDD×R2×I3。

由于NMOS晶体管214的栅极经由反相器213被输入信号VQ，因此，在与信号VQ相反的时机进行导通截止控制。当将比较器216的同相输入端子的电压设为电压Vcap时，在NMOS晶体管214截止时，通过电流I4对电容器215进行充电，电压Vcap的电压值上升。在电压Vcap比电压Vcref低时，比较器216的输出端子124的导通时间信号VR输出低电平，在电压Vcap比电压Vcref高时，比较器216的输出端子124的导通时间信号VR输出高电平。并且，通过RS-FF电路113，信号VQ成为低电平，使NMOS晶体管214导通，使电容器215的电荷进行放电，使电压Vcap的电压降低。

当将电容器215的电容值设为C2时，导通时间Ton成为Ton＝C2/I4×Vcref＝C2×I3/I4×R2×Vout/VDD，在导通时间Ton中，进行由Vout/VDD表示的duty控制。

在向电源端子101输入了电源电压VDD即电源启动时，由于各节点的电压没有上升，因此为0V，在导通计时电路111的开关电路208断开的状态下，节点A也为0V。从该状态起，首先启动电路260的恒流电路263进行动作，流过电流I1，通过由NMOS晶体管261、262构成的电流镜来对电流I1进行镜像。并且，对电容器209进行充电，节点A的电压上升。当将NMOS晶体管261的栅极源极间电压设为Vgs261，将NMOS晶体管262的阈值设为Vth262时，在节点A的电压上升而变得比Vgs261-Vth262大时，NMOS晶体管262截止，不再流过电流。并且，因电容器209的充电而导致的节点A的电压的上升停止。然后，通过脉动生成电路230，在节点A上生成电压Vcref0，进行通常的控制。输出端子125中产生的电压由于从节点A的电压中除去了脉动成分且大小相同，因此，电压与节点A的电压同样地上升。此时，根据输出端子125中产生的电压，能够生成导通时间。这样，能够防止在电源启动时，节点A和输出端子125维持0V不上升，从输出端子124持续输出高电平的信号而DC/DC转换器不启动的现象。向电容器209充电的时间能够通过改变恒流电路263的电流值或由NMOS晶体管261、262构成的电流镜的比来进行调节，能够进行与DC/DC转换器的启动时间相应的调节。

另外，对电源启动时进行了说明，但是，即使在DC/DC转换器因负载短路而停止动作、输出电压变为0V，节点A变为0V的情况下也能同样地进行动作，能够防止DC/DC转换器不动作的现象。

如上所述，本实施方式的DC/DC转换器在电源启动时或产生负载短路时，通过启动电路而使脉动生成电路的输出电压上升，由此，能够使电路进行动作并进行稳定的控制。

图5是示出本实施方式的DC/DC转换器的导通计时电路的另一例的电路图。与图2的电路的不同之处在于，将启动电路260变更为启动电路600。启动电路600具有NMOS晶体管601、603和电阻602。

NMOS晶体管603的栅极与电阻602的一个端子连接，漏极与电阻602的另一个端子和电源端子101连接，源极与节点A连接。NMOS晶体管601的栅极与节点A连接，漏极与NMOS晶体管603的栅极连接，源极与接地端子100连接。其他的与图2的电路相同。

对具有图5的导通计时电路的DC/DC转换器的动作进行说明。以向电源端子101输入电源电压VDD，使输出端子102的输出电压Vout恒定的方式进行控制的动作与具有图2的导通计时电路的DC/DC转换器相同。

对具有图5的导通计时电路的DC/DC转换器的电源启动时的动作进行说明。在向电源端子101输入了电源电压VDD即电源启动时，由于各节点的电压没有上升，因此为0V，在将导通计时电路111的开关电路208断开的状态下，导通计时电路111的节点A也为0V。

从该状态起，由于NMOS晶体管603的栅极被上拉到电源电压VDD，因此，成为导通，电流流过电容器209。然后，对电容器209进行充电，使节点A的电压上升。当将NMOS晶体管601的阈值设为Vth601时，在节点A的电压上升而变得比Vth601大时，NMOS晶体管601导通，将NMOS晶体管603的栅极下拉，使NMOS晶体管603截止。然后，因电容器209的充电而导致的节点A的电压的上升停止。然后，通过脉动生成电路230在节点A上生成电压Vcref0并进行通常的控制。在输出端子125上产生的电压由于仅从节点A的电压中除去了脉动成分且大小相同，因此，电压与节点A的电压同样地上升。此时，根据输出端子125上产生的电压，能够生成导通时间。这样，能够防止在电源启动时，节点A和输出端子125维持0V不上升，从输出端子124持续输出高电平的信号，DC/DC转换器不启动的现象。

另外，对电源启动时进行了说明，但是，在DC/DC转换器因负载短路而停止动作、输出电压变为0V、节点A变为0V的情况下也能同样地进行动作，能够防止DC/DC转换器不进行动作的现象。并且，作为将NMOS晶体管603的栅极上拉到电源电压的元件，使用了电阻602，但是不限于该结构，只要是将NMOS晶体管603的栅极上拉到电源电压的元件，可以为任意的结构。

如上所述，具有图5的导通计时电路的DC/DC转换器在被输入电源电压VDD之后或在产生负载短路时，通过启动电路而使脉动生成电路的输出电压上升，由此能够使电路进行动作并进行稳定的控制。

图6是示出本实施方式的DC/DC转换器的导通计时电路的另一例的电路图。与图2的电路的不同之处在于，将启动电路260变更为启动电路700。启动电路700具有NMOS晶体管702和恒压电路701。

NMOS晶体管702的栅极与恒压电路701的正极连接，漏极与电源端子101连接，源极与节点A连接。其他的与图2的电路相同。

对具有图6的导通计时电路的DC/DC转换器的动作进行说明。以向电源端子101输入电源电压VDD、使输出端子102的输出电压Vout恒定的方式进行控制的动作与具有图2的导通计时电路的DC/DC转换器相同。

对具有图6的导通计时电路的DC/DC转换器的电源启动时的动作进行说明。在向电源端子101输入了电源电压VDD即电源启动时，由于各节点的电压没有上升，因此为0V，在将导通计时电路111的开关电路208断开的状态下，节点A的导通计时电路111的节点A也为0V。

从该状态起，首先，恒压电路701进行动作，使NMOS晶体管702导通，电流流过电容器209。接着，对电容器209进行充电，使节点A的电压上升。当将NMOS晶体管702的阈值设为Vth702、将恒压电路701的电压设为V701时，节点A的电压上升，变得比V701-Vth702大时，NMOS晶体管702截止，因对电容器209进行充电而导致的节点A的电压的上升停止。然后，通过脉动生成电路230在节点A上生成电压Vcref0，进行通常的控制。在输出端子125中产生的电压由于仅从节点A的电压中除去了脉动成分且大小相同，因此，电压与节点A的电压同样地上升。此时，根据在输出端子125中产生的电压，能够生成导通时间。这样，能够防止在电源启动时，节点A和输出端子125维持0V不上升，从输出端子124持续输出高电平的信号而DC/DC转换器不启动的现象。

另外，对电源启动时进行了说明，但是，在DC/DC转换器因负载短路而停止动作、输出电压变为0V、节点A变为0V的情况下也能同样地进行动作，能够防止DC/DC转换器不进行动作的现象。

如上所述，具有图6的导通计时电路的DC/DC转换器在输入了电源电压VDD之后或在产生负载短路时，通过启动电路而使脉动生成电路的输出电压上升，由此能够进行使电路进行动作并进行稳定的控制。

另外，向导通计时电路111的输入端子121输入的信号VQ使用了RS-FF电路113的Q端子的信号，但是，只要是与输入到NMOS晶体管108的栅极的信号同步的信号，则也可以使用其他的节点的信号。

并且，比较器112使用了4端子输入的比较器，但是，只要是将从伪脉动电路114的输出端子122输出的电压与分压电压VFB相加，将从伪脉动电路114的输出端子123输出的电压与基准电压Vref相加的结构，则不限于该结构。例如，也可以是这样的结构，设置将从伪脉动电路114的输出端子122输出的电压与分压电压VFB相加的加算器，将从伪脉动电路114的输出端子123输出的电压与基准电压Vref相加的加算器，由对它们的信号进行比较的2端子输入的比较器构成。

图7是示出使用了本实施方式的导通计时电路的另一个DC/DC转换器的例子的电路图。与图1的实施方式的DC/DC转换器的不同之处在于，从导通计时电路111的输出端子125输出电压Vcref，输入到比较器112的第二反相输入端子，删除对电压Vout进行分压的电阻103、104。

对图7的DC/DC转换器的动作进行说明。

当向电源端子101输入电源电压VDD时，DC/DC转换器从输出端子102将输出电压Vout输出。比较器112具有图3所示的4端子输入的结构，对输入到第二同相输入端子的基准电压电路105的基准电压Vref、输入到第二反相输入端子的从导通计时电路111输出的电压Vcref、输入到第一反相输入端子的从伪脉动电路114的输出端子122输出的电压以及输入到第一同相输入端子的从伪脉动电路114的输出端子123输出的电压进行比较，从比较器112的输出端子输出信号VS。在导通计时电路111中，向输入端子121输入信号VQ，从输出端子124输出导通时间信号VR，从输出端子125输出电压Vcref。在RS-FF电路113中，向R端子输入导通时间信号VR，向S端子输入信号VS，从Q端子输出信号VQ。

在本实施方式的导通计时电路111中，平均化电路240没有直接使用输出电压Vout就生成与输出电压Vout成比例的平均化后的电压Vcref。由于平均化电路240的输出电压Vcref＝Vout/VDD×R2×I1，I1＝VDD×K，因此，Vcref＝Vout/VDD×R2×VDD×K，Vcref＝Vout×R2×K。因此，Vcref与输出电压Vout为比例关系，由于Vout＝Vcref×R2×K，因此通过控制Vcref，能够得到期望的输出电压Vout。

当平均化电路240的输出电压Vcref低于基准电压Vref时，信号VS为高电平，使RS－FF电路113的Q端子的信号VQ为高电平。并且，将信号VQ输入到驱动电路110，根据信号VQ使NMOS晶体管108导通，使NMOS晶体管109截止，使输出电压Vout上升。当从导通计时电路111的输出端子124输出的导通时间信号VR成为高电平时，通过RS－FF电路113，信号VQ变为低电平，使NMOS晶体管108截止，使NMOS晶体管109导通，使输出电压Vout降低。将信号VQ为高电平的时间设为Ton，将从信号VQ成为高电平到再次成为高电平的时间设为TS，通过将该时间作为1个周期并根据该周期进行控制，而控制作为输出晶体管进行动作的NMOS晶体管108与NMOS晶体管109，从输出端子102产生输出电压Vout。

如上所述，由于本实施方式的DC/DC转换器能够不直接使用输出电压Vout就使计时电路进行动作，因此，能够防止因输出电压Vout的噪声影响等而导致的导通时间的偏离和进行错误动作的情况，能够进行稳定的控制。并且，由于导通时间信号能够进行duty控制，因此，即使输入输出条件改变，DC/DC转换器也能够以一定的动作频率进行动作。

另外，本实施方式和结构的导通计时电路并不限于用于本实施方式和结构的DC/DC转换器。关于本实施方式和结构的DC/DC转换器的控制，由于使输出电压Vout为恒定，因此，电源电压VDD与duty之间的关系为Vout＝VDD×duty，只要是进行这样的控制的DC/DC转换器，就能够通过本实施方式和结构的导通计时电路来进行输出电压Vout的控制。例如，正激式(forward)的DC/DC转换器。

关于正激式的DC/DC转换器的控制，当使输出电压为Vout、电源电压为VDD、作为负载的线圈的初级侧线圈为Np、作为负载的线圈的2次侧线圈为Ns时，按照Vout＝VDD×duty×Ns/Np进行控制，由于Ns/Np为固定常数，因此，与本实施方式以及结构的DC/DC转换器相同，通过duty对输出电压Vout进行控制。特别在Ns＝Np的情况下，与本实施方式以及结构的DC/DC转换器相同。

关于一般情况下的正激式的DC/DC转换器的结构，通过使开关元件与接地端子连接，所述开关元件进行接通断开动作，而由所述开关元件控制流过作为负载的线圈的电流，由此，对输出电压Vout进行控制。驱动电路与使所述开关元件接通/断开的控制端子连接。通过向所述驱动电路输入本实施方式和结构的RS-FF电路的输出信号VQ，而能够产生输出电压Vout。

如上所述，本实施方式和结构的导通计时电路并不限于用于本实施方式和结构的DC/DC转换器，也可以用于其他结构的DC/DC转换器。

并且，对本发明的DC/DC转换器具有伪脉动电路114的情况进行了说明，但是，也可以采用向比较器112的第一反相输入端子输入脉动生成电路230的电压Vcref0，向第一同相输入端子输入平均化电路240的电压Vcref的结构。当这样构成DC/DC转换器时，即使不设置伪脉动电路114，也能够得到同样的效果。

Claims (6)

1.一种DC/DC转换器，其具有：

第1比较器，其对与输出晶体管输出的输出电压对应的伪脉动成分加上与所述输出电压对应的电压后的电压、和所述伪脉动成分以及基准电压进行比较，输出比较结果的信号；

导通计时电路，其被输入与输入到所述输出晶体管的栅极的信号同步的控制信号，输出导通时间信号；

触发器电路，其被输入所述导通计时电路的导通时间信号与所述第1比较器的输出；以及

驱动电路，其被输入所述触发器电路的输出信号，控制所述输出晶体管，

该DC/DC转换器的特征在于，

所述导通计时电路具有：

脉动生成电路，其根据所述控制信号生成并输出脉动成分；

平均化电路，其输出将所述脉动生成电路的输出平均化而得到的信号；

计时电路，其根据所述平均化电路的信号与所述控制信号生成并输出所述导通时间信号；以及

启动电路，其使所述脉动生成电路的输出端子的电压上升到规定的电压。

2.根据权利要求1所述的DC/DC转换器，其特征在于，

所述启动电路具有：

第一电流源；

第一晶体管，其栅极以及漏极与所述第一电流源连接；以及

第二晶体管，其栅极与所述第一晶体管的栅极连接，源极与所述脉动生成电路的输出端子连接，使电流流过所述脉动生成电路的输出端子，直到所述脉动生成电路的输出端子达到规定的电压。

3.根据权利要求1所述的DC/DC转换器，其特征在于，

所述启动电路具有：

第一晶体管，其源极与所述脉动生成电路的输出端子连接，使电流流过所述脉动生成电路的输出端子，直到所述脉动生成电路的输出端子达到规定的电压；

上拉元件，其与所述第一晶体管的栅极连接；以及

第二晶体管，其栅极与所述脉动生成电路的输出端子连接，漏极与所述第一晶体管的栅极连接。

4.根据权利要求1所述的DC/DC转换器，其特征在于，

所述启动电路具有：

第一晶体管，其源极与所述脉动生成电路的输出端子连接，使电流流过所述脉动生成电路的输出端子，直到所述脉动生成电路的输出端子达到规定的电压；以及

恒压电路，其与所述第一晶体管的栅极连接。

5.根据权利要求1至4中的任意一项所述的DC/DC转换器，其特征在于，

所述脉动生成电路具有：

第二电流源；

开关电路，其一端与所述第二电流源连接，被所述控制信号控制；

电容器，其与所述开关电路的另一端连接；以及

阻抗元件，其与所述开关电路的另一端连接。

6.根据权利要求1至4中的任意一项所述的DC/DC转换器，其特征在于，

输入到所述第1比较器的与所述输出电压对应的电压为所述平均化电路的输出电压。