CN104900613A - 一种堆叠模组散热结构及其制作方法 - Google Patents

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Abstract

本发明公开了一种堆叠模组散热结构及其制作方法，在下层封装基板的下表面焊接有第二锡球，在下层封装基板的上表面中部位置通过第二灌封胶固定有第三芯片，在下层封装基板的上方设有上层封装基板，在上层封装基板的中部位置开设有窗口，在上层封装基板的下表面焊接有第一锡球，第一锡球与下层封装基板的上表面接触，在上层封装基板的上表面设有塑封体，在对应塑封体内部位置的上层封装基板的上表面通过第一灌封胶固定有第一芯片，散热片的底座的凸起部穿过上层封装基板的窗口后固定在第三芯片的上表面。本发明通过散热片结构，热阻减小，可以有效避免PoP封装过热的问题。

Description

一种堆叠模组散热结构及其制作方法
技术领域
本发明公开了一种堆叠模组散热结构，本发明还公开了一种堆叠模组散热结构的制作方法，本发明属于芯片封装技术领域。
背景技术
PoP(Package on Package)是一种典型的三维封装解决方案，可以同时集成逻辑芯片和存储芯片，已经成为不断追求更小更薄的手持设备市场上的重要组成部分。和芯片堆叠的封装形式相比，PoP封装的优点在于装配前各个器件可以单独测试，保障了更高的良品率，总的堆叠装配成本可降至最低。同时器件的组合选择有更大的自由度，对于移动电话，数码像机等产品是优选的装配方案。
但是，PoP封装通常采用两层的封装堆叠结构，这种在垂直方向上的堆叠使得PoP封装结构较为复杂，上下两层封装体之间的空气流动性变差，PoP封装散热主要通过上层封装体和底部基板做为主要途径，造成PoP封装的散热性能变差。尤其是在移动设备高频化的今天，芯片功耗的不断增大使得PoP的散热问题更为严重，很容易导致封装内芯片的温度过高而超过热学规范的要求。
发明内容
本发明的目的之一是克服现有技术中存在的不足，提供一种热阻减小、可以有效避免PoP封装具备过热问题的堆叠模组散热结构。
本发明的另一目的是提供一种堆叠模组散热结构的制作方法。
按照本发明提供的技术方案，所述堆叠模组散热结构，它包括下层封装基板、第二锡球、第二灌封胶、第三芯片、上层封装基板、第一锡球、塑封体、第一灌封胶、第一芯片、散热片、第二芯片与引线，所述散热片具有一体式底座，在该底座的下表面设有向下凸起的凸起部；其特征是：在下层封装基板的下表面焊接有第二锡球，在下层封装基板的上表面中部位置通过第二灌封胶固定有第三芯片，在下层封装基板的上方设有上层封装基板，在上层封装基板的中部位置开设有窗口，在上层封装基板的下表面焊接有第一锡球，第一锡球与下层封装基板的上表面接触，在上层封装基板的上表面设有塑封体，在对应塑封体内部位置的上层封装基板的上表面通过第一灌封胶倒装有第一芯片，在对应塑封体内部位置的上层封装基板的上表面正装有第二芯片，第二芯片与上层封装基板通过引线相连，所述散热片的底座的凸起部穿过上层封装基板的窗口后固定在第三芯片的上表面。
所述下层封装基板的材料为FR4、BT或ABF，且下层封装基板的厚度在0.1mm~1.0mm。
所述第二灌封胶的材料为环氧树脂、底填胶或模塑料。
所述上层封装基板的材料为FR4、BT或ABF，且上层封装基板的厚度在0.1mm~1.0mm。
所述塑封体的材料为模塑料、灌封胶或底填胶。
所述第一灌封胶的材料为环氧树脂、底填胶或模塑料。
一种堆叠模组散热结构的制作方法包括以下步骤：
a、选择上层封装基板，并在上层封装基板的中部位置开出窗口；
b、在窗口外侧位置的上层封装基板的上表面倒装第一芯片，在窗口外侧位置的上层封装基板的上表面正装有第二芯片，将第二芯片的上表面与上层封装基板通过引线相连；
c、对倒装的第一芯片进行底填胶水灌封，底填胶水灌封时温度控制在50~100℃，并需要经过固化处理最终成型，固化温度在125~175℃，固化时间控制在2~8小时，形成第一灌封胶；
d、在上层封装基板的上表面进行塑封成型，塑封时温度控制在150~200℃，并需要经过固化处理最终成型，固化温度控制在150~200℃，固化时间控制在2~8小时，固化结束形成塑封体，塑封体将第一芯片与第二芯片封装，由塑封体完成对第一芯片与第二芯片的保护；
e、在上层封装基板的下表面焊接第一锡球，得到上层封装体；
f、选择下层封装基板，并在下层封装基板的上表面倒装第三芯片，
g、对倒装的第三芯片进行底填胶水灌封，底填胶水灌封时温度控制在50~100℃，并需要经过固化处理最终成型，固化温度在125~175℃，固化时间控制在2~8小时，固化结束形成第二灌封胶，从而得到下层封装体；
h、将下层封装体安装在上层封装体的下方，下层封装体与上层封装体之间通过第一锡球实现互联；
i、在下层封装体内的下层封装基板的下表面焊接有第二锡球；
j、将散热片的底座通过上层封装基板的窗口部位安装到第三芯片上，堆叠模组散热结构的制作方法结束。
本发明通过对上层封装基板进行开窗处理，使得散热片可以直接贴装在下层封装体的第三芯片上方，下层封装体的主要散热途径不再通过上层封装体，而通过散热片结构，热阻明显减小，可以有效地避免PoP封装过热的问题。
本发明的制作方法具有步骤简单、便于操作等优点。
附图说明
图1是本发明中上层封装基板的结构示意图。
图2是本发明中上层封装基板开窗后的结构示意图。
图3是安装有第一芯片与第二芯片的上层封装基板的结构示意图。
图4是对第一芯片进行进行底填胶水灌封后、对第二芯片连接引线后的结构示意图。
图5是对上层封装基板进行塑封成型后的结构示意图。
图6是焊接有第一锡球后的上层封装体的结构示意图。
图7是本发明中下层封装基板的结构示意图。
图8是倒装有第三芯片的下层封装基板的结构示意图。
图9是对第三芯片进行进行底填胶水灌封后的结构示意图。
图10是上层封装体与下层封装体通过第一锡球实现互联后的结构示意图。
图11是在实现互联后的下层封装体的下表面焊接第二锡球后的结构示意图。
图12是安装了散热片后的堆叠模组的结构示意图。
具体实施方式
下面结合具体实施例对本发明作进一步说明。
该堆叠模组散热结构，它包括下层封装基板1、第二锡球2、第二灌封胶3、第三芯片4、上层封装基板5、第一锡球6、塑封体7、第一灌封胶8、第一芯片9、散热片10、第二芯片11与引线12，所述散热片10具有一体式底座，在该底座的下表面设有向下凸起的凸起部；在下层封装基板1的下表面焊接有第二锡球2，在下层封装基板1的上表面中部位置通过第二灌封胶3固定有第三芯片4，在下层封装基板1的上方设有上层封装基板5，在上层封装基板5的中部位置开设有窗口，在上层封装基板5的下表面焊接有第一锡球6，第一锡球6与下层封装基板1的上表面接触，在上层封装基板5的上表面设有塑封体7，在对应塑封体7内部位置的上层封装基板5的上表面通过第一灌封胶8倒装有第一芯片9，在对应塑封体7内部位置的上层封装基板5的上表面正装有第二芯片11，第二芯片11与上层封装基板5通过引线12相连，所述散热片10的底座的凸起部穿过上层封装基板5的窗口后固定在第三芯片4的上表面。
所述下层封装基板1的材料为FR4（即半导体封装领域的环氧玻璃布层压板）、BT（即半导体封装领域的双马来酰亚胺和三嗪为主树脂）或ABF（即半导体封装领域的日本味の素有机薄膜），且下层封装基板1的厚度在0.1mm~1.0mm。
所述第二灌封胶3的材料为环氧树脂、底填胶或模塑料。
所述上层封装基板5的材料为FR4、BT或ABF，且上层封装基板5的厚度在0.1mm~1.0mm。
所述塑封体7的材料为模塑料、灌封胶或底填胶。
所述第一灌封胶8的材料为环氧树脂、底填胶或模塑料。
一种堆叠模组散热结构的制作方法包括以下步骤：
a、选择上层封装基板5，并在上层封装基板5的中部位置开出窗口；
b、在窗口外侧位置的上层封装基板5的上表面倒装第一芯片9，在窗口外侧位置的上层封装基板5的上表面正装有第二芯片11，将第二芯片11的上表面与上层封装基板5通过引线12相连；
c、对倒装的第一芯片9进行底填胶水灌封，底填胶水灌封时温度控制在50~100℃，并需要经过固化处理最终成型，固化温度在125~175℃，固化时间控制在2~8小时，形成第一灌封胶8；
d、在上层封装基板5的上表面进行塑封成型，塑封时温度控制在150~200℃，并需要经过固化处理最终成型，固化温度控制在150~200℃，固化时间控制在2~8小时，固化结束形成塑封体7，塑封体7将第一芯片9与第二芯片12封装，由塑封体7完成对第一芯片9与第二芯片12的保护；
e、在上层封装基板5的下表面焊接第一锡球6，得到上层封装体；
f、选择下层封装基板1，并在下层封装基板1的上表面倒装第三芯片4，
g、对倒装的第三芯片4进行底填胶水灌封，底填胶水灌封时温度控制在50~100℃，并需要经过固化处理最终成型，固化温度在125~175℃，固化时间控制在2~8小时，固化结束形成第二灌封胶3，从而得到下层封装体；
h、将下层封装体安装在上层封装体的下方，下层封装体与上层封装体之间通过第一锡球6实现互联；
i、在下层封装体内的下层封装基板1的下表面焊接有第二锡球2；
j、将散热片10的底座通过上层封装基板5的窗口部位安装到第三芯片4上，堆叠模组散热结构的制作方法结束。

Claims (7)

1.一种堆叠模组散热结构，它包括下层封装基板（1）、第二锡球（2）、第二灌封胶（3）、第三芯片（4）、上层封装基板（5）、第一锡球（6）、塑封体（7）、第一灌封胶（8）、第一芯片（9）、散热片（10）、第二芯片（11）与引线（12），所述散热片（10）具有一体式底座，在该底座的下表面设有向下凸起的凸起部；其特征是：在下层封装基板（1）的下表面焊接有第二锡球（2），在下层封装基板（1）的上表面中部位置通过第二灌封胶（3）固定有第三芯片（4），在下层封装基板（1）的上方设有上层封装基板（5），在上层封装基板（5）的中部位置开设有窗口，在上层封装基板（5）的下表面焊接有第一锡球（6），第一锡球（6）与下层封装基板（1）的上表面接触，在上层封装基板（5）的上表面设有塑封体（7），在对应塑封体（7）内部位置的上层封装基板（5）的上表面通过第一灌封胶（8）倒装有第一芯片（9），在对应塑封体（7）内部位置的上层封装基板（5）的上表面正装有第二芯片（11），第二芯片（11）与上层封装基板（5）通过引线（12）相连，所述散热片（10）的底座的凸起部穿过上层封装基板（5）的窗口后固定在第三芯片（4）的上表面。
2.根据权利要求1所述的堆叠模组散热结构，其特征是：所述下层封装基板（1）的材料为FR4、BT或ABF，且下层封装基板（1）的厚度在0.1mm~1.0mm。
3.根据权利要求1所述的堆叠模组散热结构，其特征是：所述第二灌封胶（3）的材料为环氧树脂、底填胶或模塑料。
4.根据权利要求1所述的堆叠模组散热结构，其特征是：所述上层封装基板（5）的材料为FR4、BT或ABF，且上层封装基板（5）的厚度在0.1mm~1.0mm。
5.根据权利要求1所述的堆叠模组散热结构，其特征是：所述塑封体（7）的材料为模塑料、灌封胶或底填胶。
6.根据权利要求1所述的堆叠模组散热结构，其特征是：所述第一灌封胶（8）的材料为环氧树脂、底填胶或模塑料。
7.一种堆叠模组散热结构的制作方法，其特征是该方法包括以下步骤：
a、选择上层封装基板（5），并在上层封装基板（5）的中部位置开出窗口；
b、在窗口外侧位置的上层封装基板（5）的上表面倒装第一芯片（9），在窗口外侧位置的上层封装基板（5）的上表面正装有第二芯片（11），将第二芯片（11）的上表面与上层封装基板（5）通过引线（12）相连；
c、对倒装的第一芯片（9）进行底填胶水灌封，底填胶水灌封时温度控制在50~100℃，并需要经过固化处理最终成型，固化温度在125~175℃，固化时间控制在2~8小时，形成第一灌封胶（8）；
d、在上层封装基板（5）的上表面进行塑封成型，塑封时温度控制在150~200℃，并需要经过固化处理最终成型，固化温度控制在150~200℃，固化时间控制在2~8小时，固化结束形成塑封体（7），塑封体（7）将第一芯片（9）与第二芯片（12）封装，由塑封体（7）完成对第一芯片（9）与第二芯片（12）的保护；
e、在上层封装基板（5）的下表面焊接第一锡球（6），得到上层封装体；
f、选择下层封装基板（1），并在下层封装基板（1）的上表面倒装第三芯片（4），
g、对倒装的第三芯片（4）进行底填胶水灌封，底填胶水灌封时温度控制在50~100℃，并需要经过固化处理最终成型，固化温度在125~175℃，固化时间控制在2~8小时，固化结束形成第二灌封胶（3），从而得到下层封装体；
h、将下层封装体安装在上层封装体的下方，下层封装体与上层封装体之间通过第一锡球（6）实现互联；
i、在下层封装体内的下层封装基板（1）的下表面焊接有第二锡球（2）；
j、将散热片（10）的底座通过上层封装基板（5）的窗口部位安装到第三芯片（4）上，堆叠模组散热结构的制作方法结束。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112259463A (zh) * 2020-09-04 2021-01-22 深圳市安捷芯源半导体有限公司 扇出芯片的封装方法及扇出芯片封装结构
US11587905B2 (en) 2019-10-09 2023-02-21 Industrial Technology Research Institute Multi-chip package and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050018406A1 (en) * 2003-04-28 2005-01-27 Harris Shaun L. Stack up assembly
CN103915405A (zh) * 2013-01-03 2014-07-09 英飞凌科技股份有限公司 半导体器件和制造半导体器件的方法
US20150035135A1 (en) * 2013-08-02 2015-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC Packages with Heat Sinks Attached to Heat Dissipating Rings

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050018406A1 (en) * 2003-04-28 2005-01-27 Harris Shaun L. Stack up assembly
CN103915405A (zh) * 2013-01-03 2014-07-09 英飞凌科技股份有限公司 半导体器件和制造半导体器件的方法
US20150035135A1 (en) * 2013-08-02 2015-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC Packages with Heat Sinks Attached to Heat Dissipating Rings

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11587905B2 (en) 2019-10-09 2023-02-21 Industrial Technology Research Institute Multi-chip package and manufacturing method thereof
CN112259463A (zh) * 2020-09-04 2021-01-22 深圳市安捷芯源半导体有限公司 扇出芯片的封装方法及扇出芯片封装结构
CN112259463B (zh) * 2020-09-04 2022-06-24 深圳市安捷芯源半导体有限公司 扇出芯片的封装方法及扇出芯片封装结构

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