CN104835715B - 使用外延横向过生长来形成沟槽的方法和深垂直沟槽结构 - Google Patents

使用外延横向过生长来形成沟槽的方法和深垂直沟槽结构 Download PDF

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Abstract

本发明涉及使用外延横向过生长来形成沟槽的方法和深垂直沟槽结构。在一方面中，在半导体材料中形成沟槽的方法包含在半导体衬底上形成第一电介质层。第一电介质层包含第一开口。外延层通过外延横向过生长工艺生长在半导体衬底上。第一开口被外延层填充并且外延层生长到第一电介质层的相邻部分上，从而第一电介质层的部分不被外延层覆盖并且在不被外延层覆盖的第一电介质层的部分之上在外延层的相对侧壁之间形成间隙。间隙限定在外延层中的延伸到第一电介质层的第一沟槽。

Description

使用外延横向过生长来形成沟槽的方法和深垂直沟槽结构
技术领域
本发明大体上涉及在半导体材料中形成沟槽结构的方法和对应的沟槽结构，并且更具体而言涉及使用外延横向过生长工艺以形成深垂直沟槽。
背景技术
半导体工业正不断地寻求方式以减少诸如金属氧化物半导体场效应晶体管（MOSFET）的半导体器件的尺度。现代半导体加工技术典型地由器件的最小特征尺寸（例如沟道宽度）限定。更小的特征尺寸提供更快的开关速度并且允许更多的半导体器件在更小的面积中被制作，因而减少了生产成本。
减少器件尺度的需要对应地导致在半导体中制造更小型沟槽的需要。许多半导体器件采用沟槽设计。比如，晶体管的栅极电极可以在半导体材料的表面下在沟槽中被提供。该沟槽设计的益处可以包含增加的电流承载容量和增加的反向电压阻断能力，其可以在高功率应用中是特别有利的。额外地，沟槽通常被用来提供到器件区的电接触，诸如源极或基体接触。
窄且高长宽比沟槽能够实现更小的、更高性能器件的制造并且能够实现加工技术的进一步扩展。前沿技术可能要求与几十纳米一样窄的沟槽宽度。这些尺度可能超过现代光学光刻技术的分辨率，或可以仅可能处于减少的成品率。如果器件设计要求两个不同尺度的靠近彼此被间隔的沟槽（例如栅极沟槽紧邻源极接触沟槽被布置），则出现额外的挑战。传统的光刻仅能够通过对每个沟槽的分开的遮掩（masking）和刻蚀步骤来实现这些不同尺度的沟槽，这增加了成本并且减少了成品率。
发明内容
依据一个实施例，提供在半导体材料中形成沟槽的方法。方法包含在半导体衬底上形成第一电介质层。第一电介质层包含第一开口。外延层通过外延横向过生长工艺而生长在半导体衬底上。第一开口被外延层填充并且外延层生长到第一电介质层的相邻部分上，从而第一电介质层的部分不被外延层覆盖并且在不被外延层覆盖的第一电介质层的部分之上在外延层的相对侧壁之间形成间隙。间隙限定在外延层中的延伸到第一电介质层的第一沟槽。
依据另一个实施例，提供半导体器件。半导体器件包含具有第一表面的半导体衬底。第一电介质层被布置在第一表面上并且包含第一开口。外延层填充第一开口并且延伸到第一电介质层的相邻部分上，从而第一电介质层的部分不被外延层覆盖并且在外延层的相对侧壁之间的间隙在不被外延层覆盖的第一电介质层的部分之上。间隙限定在外延层中的延伸到电介质层的第一沟槽。
依据另一个实施例，半导体器件包含具有第一表面的半导体衬底。深垂直沟槽在半导体衬底中形成并且包含侧壁，所述侧壁从第一表面延伸到与第一表面间隔开的底侧。沟槽具有通过从第一表面到底侧的距离来测量的深度和通过在沟槽侧壁之间的最小分离距离来测量的宽度。沟槽的宽度小于或等于100纳米。通过长度对宽度的比率来确定的沟槽的长宽比至少是10：1。
本领域技术人员在阅读下面详细的描述时以及在查看附图时将意识到额外的特征和优点。
附图说明
附图的元件不必相对于彼此成比例。相同参考数字指示对应的相似部分。各种图解的实施例的特征能够被组合，除非它们彼此排斥。实施例在附图中被描绘并且在跟随的描述中被详述。
包含图1A-1B的图1依据实施例描绘在半导体衬底上通过氧化衬底来形成第一电介质层。
包含图2A-2B的图2依据实施例描绘在第一电介质层中通过遮掩和刻蚀来形成第一开口。
包含图3A-3B的图3依据实施例描绘通过再氧化和刻蚀半导体表面来为随后的外延层生长改进在第一开口中的半导体衬底的表面的序列。
图4依据实施例描绘在通过外延横向过生长工艺来生长外延层以形成具有限定沟槽的相对侧壁的间隙之后图3的布置。
包含图5A-5B的图5依据实施例描绘在沟槽中形成第二电介质层并且在沟槽中形成与相邻半导体材料绝缘的导电电极。
包含图6A-6B的图6依据实施例描绘在导电电极之上以及在相邻沟槽的外延层的外表面中的顶点之上形成第三电介质层并且减薄第三电介质层以暴露外延层的顶点和周围的部分。
图7依据实施例描绘刻蚀暴露的外延层的部分以形成第二沟槽。
图8依据实施例描绘在第二沟槽中形成导电电极。
图9依据实施例描绘在第一电介质层中形成与在外延层中的间隙对准的第二开口之后图4的布置。
图10依据实施例描绘从图9的布置去除外延层的一部分。
图11依据实施例描绘在半导体衬底中通过刻蚀工艺形成第三和第四沟槽，其中第三和第四沟槽与在第一电介质层中的第一和第二开口对准。
具体实施方式
在本文中描述的实施例提供在半导体材料中的深垂直沟槽结构以及使用外延横向过生长形成深垂直沟槽的方法。依据方法，沟槽在半导体材料中通过外延横向过生长来制作。电介质层在半导体衬底上形成并且开口在电介质层中形成。外延层生长在半导体衬底上从而开口被外延层填充。因为外延层从开口当中生长远离衬底，它也生长在相邻于开口的电介质层的部分之上。然而，工艺参数被控制从而外延层不完全地延伸在电介质层的这些部分之上。换句话说，电介质层的部分被用来约束外延层的生长从而具有相对侧壁的间隙保留在外延层中。该间隙限定在外延层中的沟槽。该沟槽可以被用来形成器件沟槽，诸如栅极电极沟槽和源极接触沟槽。
依据一个实施例，在外延层中形成的沟槽被填充带有导电电极以在外延层中形成有源器件。替选地，在外延层中的沟槽可以被用来限定在电介质层中的开口，其进而被用来限定在半导体衬底中的沟槽。产生的沟槽可以被用来在半导体衬底中形成有源器件。两个实施例都允许两个可变厚度和深度的自对准沟槽的形成。这两个自对准沟槽可以比如被用作栅极沟槽和接触沟槽。目前公开的方法提供若干优于传统光刻技术的优点。同样地，从目前公开的方法制作的沟槽提供若干优于从传统光刻技术形成的沟槽的优点。比如，减少的沟槽宽度、更高的长宽比、减少的制造成本和更平滑的沟槽侧壁表面是可获得的。
参考图1，提供半导体衬底100并且在半导体衬底100上形成第一电介质层102。在图1A中描绘的半导体衬底100能够由任何适合于制造半导体器件以及生长外延层的材料制成。这样的材料的示例包含而没有被限制到：元素半导体材料，诸如硅（Si）或锗（Ge）；IV族化合物半导体材料，诸如碳化硅（SiC）或硅锗（SiGe）；二元、三元或四元III-V半导体材料，诸如氮化镓（GaN）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、磷化铟镓（InGaPa）、氮化铝镓（AlGaN）、氮化铝铟（AlInN）、氮化铟镓（InGaN）、氮化铝镓铟（AlGaInN）或磷化铟镓砷（InGaAsP）；以及二元或三元II-VI半导体材料，诸如碲化镉（CdTe）和碲镉汞（HgCdTe）（举几个例子）。依据实施例，半导体衬底100从单晶硅（Si）材料制成。
如在图1B中示出，第一电介质层102在半导体衬底100上形成。第一电介质层102可以依据通常使用的实践来形成。比如，第一电介质层102可以通过氧化工艺来形成，在氧化工艺中硅半导体衬底100可以被放置在具有氧气气氛的炉中并且被加热到足够在衬底100上形成一层二氧化硅（SiO2）的温度。在第一电介质层102和半导体衬底100之间的界面限定半导体衬底100的第一表面104。
参考图2，光刻掩膜106被提供在第一电介质层102之上并且第一开口108在电介质层102中形成。第一开口108可以通过遮掩和刻蚀的序列来形成。如在图2A中示出，光刻掩膜106被图案化以暴露第一电介质层102的部分，所述第一电介质层102的部分对应于第一开口108的期望的位置。如在图2B中示出，暴露的第一电介质层102的部分被去除并且光刻掩膜106被去除。第一电介质层的暴露的部分可以通过通常使用的方法（诸如干法或湿法（化学）刻蚀）来去除。
包含图3A和3B的图3描绘可以在图1-2中示出的序列之后执行的序列以对随后外延层的生长来优化半导体材料。在图1-2中描绘的前述序列可能在第一开口108中在暴露的半导体衬底100的表面处导致不平或受损的晶体结构。比如，如果第一开口108通过等离子体刻蚀工艺来形成，则半导体衬底100的晶体结构可能是受损的或有缺陷的。该受损的表面可能无助于外延生长。比如，生长在该表面上的外延层可能是不平的或可能生长为多晶结构。
如在图3A中示出，在第一开口108被刻蚀之后，半导体衬底被再氧化以在第一开口108中形成氧化区110。再氧化工艺可以是与用来形成第一电介质层102的工艺（在其中器件在高温下被暴露于氧气气氛）等同或类似的工艺。如在图3B中示出，氧化区110被去除从而半导体衬底100被暴露在第一开口108中。氧化区110可以通过诸如湿法（化学）刻蚀的刻蚀工艺被去除。因此，第一开口108进一步延伸到半导体衬底100中。就是说再氧化和刻蚀工艺将半导体材料从半导体衬底100去除超过第一表面104。有利地，这去除可能产生于在图1-2中描绘的序列的大部分或全部任何受损的晶体表面。
参考图4，外延层112被生长。外延层112通过外延横向过生长工艺来生长，其中第一开口108被外延层112填充并且外延层112生长到第一电介质层102的相邻部分上从而第一电介质层102的部分不被外延层112覆盖。在不被外延层112覆盖的第一电介质层102的部分之上在外延层112的相对侧壁114之间形成间隙。间隙限定在外延层112中的延伸到第一电介质层102的第一沟槽116。
在图4中描绘的外延横向过生长工艺指的是下述工艺：在其中外延层112在与第一表面104正交的垂直方向上的生长速率和外延层112在与第一表面104平行的横向方向上的生长速率之间的关联被采用以控制在外延层112中的间隙之间的宽度。间隙由布置在第一表面104上的第一电介质层102的区造成，所述区初始地将外延层112的形成限制到在第一开口108中的暴露的半导体材料。换句话说，外延层112仅能够开始生长在第一开口108中的半导体衬底100上。一旦外延层112填充开口108，它在第一电介质层102的相邻部分之上在横向方向上扩展同时同步地扩展垂直方向。外延层112的生长被控制从而外延层112不完全地合并并且在第一电介质层102之上形成连续表面。
外延横向过生长工艺可以由多个外延循环组成，外延循环可以被称为生长循环。在每个生长循环期间，薄的结晶层使用直接底下的材料作为用于晶体结构生长的模板被沉积在彼此的顶上。外延层112的厚度由生长循环的个数控制。因为每个生长循环导致具有良好限定厚度的晶体结构的薄层的近乎完美的复制，所以外延层112的扩展速率是精确且可控的。因此，在外延层中的间隙之间的宽度是精确且高度可控的，所述宽度限定第一沟槽116的宽度。与涉及光刻的沟槽形成技术（例如遮掩和刻蚀）相对，第一沟槽116的宽度不取决于光刻的最大分辨率。作为替代地，生长循环的个数以及因此外延层112的厚度可以被用来控制第一沟槽116的宽度。其它可以被调整以控制第一沟槽116的尺度的参数包含在第一电介质层102中的第一开口108的节距、第一开口108的宽度和在第一开口108中的相邻的第一开口108之间的第一电介质层102的部分的宽度（举几个例子）。
如在图4中示出，在外延层112中的相对侧壁114是与第一表面104基本上正交的。依据其它实施例（未被示出）在外延层112中的相对侧壁114可以关于第一表面104是非正交的。就是说，渐尖的侧壁114可以形成。这可以通过调节外延沉积工艺的生长参数来实现。
在本文中描述的外延横向过生长工艺可以被用来制作原子级平表面。如在本文中使用，原子级平表面是基本上沿着材料的自然结晶平面（诸如硅晶体材料的1-0-0结晶平面）延伸的表面。相应地，外延横向过生长工艺可以被采用以制作沟槽116，其中相对侧壁114包括原子级平表面。传统的光刻技术无法可靠地制作原子级平表面，因为刻蚀工艺无法精确地沿着自然结晶平面去除材料。传统的光刻技术最多制作光学平表面。光学平表面可能在目视检查（例如通过扫描电子显微镜）时看似是基本上平的，但是在原子级上是多面的。就是说，与原子级平表面对比，光学平表面沿着包含相邻于彼此的不同的结晶平面（例如1-0-0、1-0-1）延伸。
因而，外延横向过生长可以被用来制作沟槽116，所述沟槽116具有比使用光刻将另外是可能的更平滑的侧壁114。更平滑的侧壁114表面减少电泄露电流并且降低针对在外延层112硅和相邻电介质层的界面处的电荷载流子的电活性陷阱的个数。此外，使用光刻将另外是可能的更窄的沟槽116可以通过外延横向过生长来制作，因为侧壁114在任何点处不偏离朝向彼此。
如在图4中示出，外延层112可以被生长以使得在第一沟槽116中的相邻的第一沟槽116之间的外延层112的外表面118关于第一表面104倾斜。就是说，如果沟槽侧壁114与第一表面104正交，则外表面118以倾斜角延伸远离沟槽侧壁114中的一个（即大于90度）。进一步，外表面118可以包含顶点120，在此处外延层112与半导体衬底100被最大间隔开。可选地，顶点120可以通过刻蚀或抛光步骤被去除从而外表面118包含与第一表面104基本上平行的部分。
图5-8描绘使用依据图1-4中的方法在外延层112中形成的第一沟槽116以在外延层112中形成半导体器件的示范性方法。
参考图5A，第二电介质层122被形成。第二电介质层122沿着在第一沟槽中的相对侧壁114形成。第二电介质层122可以使用通常所知的氧化工艺被形成为氧化层。比如，在外延层112是硅材料的情况下，第二电介质层122可以通过炉氧化工艺形成。可选地，第二电介质层122可以是覆盖外表面118的连续层。
参考图5B，导电电极124在第一沟槽116中形成。导电电极124被形成以使得第一电介质层102和第二电介质层122将导电电极124与半导体衬底100以及外延层112电绝缘。就是说，第二电介质层122被布置在导电电极124和相对侧壁114之间并且将导电电极124与外延层112电绝缘。第一电介质层102被布置在导电电极124和半导体衬底100之间并且将导电电极124与半导体衬底100电绝缘。导电电极124可以通过在第二电介质层122的形成之后在第一沟槽116中沉积多晶硅来形成。可选地，回刻蚀步骤可以对导电电极124执行以使得导电电极124的顶126被布置在外延层112的外表面118之下。
参考图6，第三电介质层128被形成。第三电介质层128可以通过氧化物沉积工艺来形成，在氧化物沉积工艺中二氧化硅初始地生长在导电电极124的顶126之上的沟槽116中。如在图6A中示出，第三电介质层128可以被变厚以形成平坦的电介质表面130，所述平坦的电介质表面130延伸在整个外延层112之上并且覆盖在第一沟槽116中的相邻的第一沟槽116之间的顶点120。第三电介质层128可以通过顺序的沉积工艺来变厚。在变厚之后，第三电介质层128可以被减薄以暴露外延层112的顶点120和周围的部分。第三电介质层128可以比如通过化学机械抛光（CMP）工艺或通过刻蚀工艺来减薄。产生的布置在图6B中示出。
参考图7，第二沟槽132在外延层112中形成。第二沟槽132与第一沟槽116间隔开。依据实施例，第二沟槽132通过刻蚀外延层112的暴露的顶点120和周围暴露的部分来形成。选择性刻蚀工艺可以被执行，在其中相对于第三电介质层128的氧化物材料选择性地从外延层112去除硅材料。因而，从第三电介质层128暴露的硅的宽度可以被用来确定第二沟槽132的宽度。
参考图8，导电电极134可以在第二沟槽132中形成。导电电极134可以通过在第二沟槽132中依据通常所知的方法生长诸如多晶硅的导电材料来形成。诸如钨（W）、铝（Al）或铜（Cu）的其它导体也可以被用来形成导电电极134。
半导体器件136可以从图1-8中公开的序列被提供。半导体器件136包含具有第一表面104的半导体衬底100。第一电介质层102被布置在第一表面104上并且包含第一开口108。外延层112填充第一开口108并且延伸到第一电介质层102的相邻部分上，从而第一电介质层102的部分不被外延层112覆盖并且在外延层的相对侧壁114之间的间隙在不被外延层112覆盖的第一电介质层102的部分之上。间隙限定在外延层112中的延伸到电介质层的第一沟槽116。半导体器件136可以包含第二沟槽132，所述第二沟槽132被布置在相邻第一沟槽116的外延层112中并且延伸朝向第一表面104。从侧壁114中的一个延伸到第二沟槽132的外延层112的外表面118关于第一表面104是倾斜的。第一导电电极124被布置在第一沟槽116中并且第二导电电极134被布置在第二沟槽132中。沟槽电介质被布置在第一沟槽116中并且将第一导电电极124与外延层112电绝缘。沟槽电介质可以从第二电介质层122和第三电介质层128集体地形成。在图7-8的横截面视图中，沟槽电介质完全包围第一导体。第一导电电极124可以在其它未被示出的横截面视图中通过在沟槽电介质中的开口被电接触。可选地，沟槽电介质可以沿着外表面118在第一沟槽116的外部延伸到第二沟槽132。
半导体器件136可以被配置为MOSFET器件。第一导电电极124和第二导电电极134可以分别形成MOSFET器件的栅极电极和源极接触。替选地，第一沟槽116可以被用来提供源极接触沟槽并且第二沟槽132可以被用来形成MOSFET器件的栅极电极沟槽。源极、基体和漏极区（未被示出）可以依据通常所知的方法来形成。MOSFET可以被配置为垂直或横向电流流动器件。比如，在垂直器件的情形下，具有第一导电类型掺杂剂的源极区可以在外表面118处在外延层112中通过注入或沉积工艺来形成。漏极区可以在半导体衬底100的相对侧上形成。第一导电电极124可以被配置为栅极电极以提供在基体区中的导电沟道，从而允许电流在合适偏置的源极和漏极区之间流动。第二导电电极134可以被配置为源极接触以经由第二沟槽132电接触源极区。可选地，第二导电电极134可以被布置在第二沟槽132中从而它电接触基体区以提供MOSFET器件的基体接触。
有利地，依据目前公开的方法形成的半导体器件136包含布置在第一沟槽116下面的第一电介质层102的部分。第一电介质层102的这些部分是用来提供在外延层112中的间隙的区。就是说，第一电介质层102的这些部分被用来依据在本文中讨论的外延横向过生长工艺来形成第一沟槽116。第一电介质层102的这些部分的布置可以提供有益的器件特性。在某些高电压应用中，显著电场可能发展跨过MOSFET器件，并且特别是接近栅极电极沟槽的底。如果这些电场超过半导体材料的临界值，则可能发生雪崩击穿，从而造成器件的失效。接近第一沟槽116（其可以被用作栅极电极沟槽）的底的第一电介质层102的部分的布置通过分散在沟槽底周围的电场来减轻这个可能性。其它可以被提供以处置这个问题的配置包含在其中栅极电极由两个不同的多晶硅部分组成的双多晶设计。在沟槽的底处的多晶硅部分具有与在沟槽的顶处的部分不同的导电率。有利地，目前公开的沟槽结构消除或减轻对双多晶设计的需要并且因而提供更简单、更有成本效益的解决方案。
图1-8的方法可以被用来提供具有与接触沟槽自对准的栅极电极沟槽的半导体器件136。该自对准归因于下述事实：如以上描述的第一沟槽116和第二沟槽132的布置两者都取决于在第一电介质层102中形成的单个开口108。第一沟槽116必须以与第一开口108可预测的间隔形成在第一电介质层102之上，因为外延层112从第一开口108当中生长。第二沟槽132的位置由于使第三电介质层128变厚和减薄以暴露顶点120而取决于顶点120的位置，如以上关于图7所描述。顶点120由于外延层112的生长方向处于或接近第一开口108的横向中心。因而，栅极电极沟槽和接触沟槽两者的横向对准由在第一电介质层102中形成第一开口108的单个工艺步骤来控制。有利地，这消除与传统工艺相关联的可变性和减少的成品率，在传统工艺中栅极电极沟槽和源极接触沟槽通过分开的遮掩和刻蚀步骤来形成。
图9-11描绘目前公开的方法的实施例，在其中依据在图1-5中公开的方法形成的在外延层112中的第一沟槽116被用来在半导体衬底100中形成深垂直沟槽。这些深垂直沟槽可以被用来在半导体衬底100中形成半导体器件。
参考图9，在生长外延层112之后，第二开口138在第一电介质层102中形成。第二开口138与在外延层112中的间隙对准并且穿过第一电介质层102延伸到半导体衬底100以暴露在第二开口138之下的半导体衬底100的部分。第二开口138可以通过刻蚀工艺形成。刻蚀工艺可以是选择性刻蚀工艺，在其中比如在第一沟槽116中的暴露的二氧化硅相对于外延层112的外延生长的硅选择性地被刻蚀。
参考图10，外延层112被部分去除。依据通常使用的方法，外延层112可以通过化学机械抛光工艺被去除。因此，剩余的外延层112的外表面118更靠近第一表面104被间隔并且基本上是平坦的。
参考图11，第三沟槽140通过从第二开口138去除半导体材料来形成。第三沟槽140具有布置在半导体衬底100中的相对侧壁142和沟槽底144。换句话说，第三沟槽140不是在外延层112中的沟槽而是在最初半导体衬底100中的沟槽，所述外延层112从所述半导体衬底100生长。第三沟槽140可以通过化学刻蚀工艺形成，由此比如相对于第一电介质层102的二氧化硅选择性地从半导体衬底100去除硅材料。
有利地，第三沟槽140以这样的方式形成使得第三沟槽140的最小宽度不取决于光刻工艺的最大分辨率。如之前所解释，以上描述的外延横向过生长工艺允许在外延层112中的第一沟槽116的形成，所述第一沟槽116比通过光学光刻制作的沟槽更窄。在图9-11描绘的方法中，形成第一沟槽116的外延层112的相对侧壁114被用作用于在电介质层102中的第二开口138的形成的刻蚀边界。因而，第二开口138可以被形成为比从光刻掩膜将另外是可能的更窄。这些第二开口138进而被用作用于在半导体衬底100内作为深垂直沟槽的第三沟槽140的形成的刻蚀边界。
额外地参考图11，第四沟槽146可以通过从第一开口108去除半导体材料来形成。第四沟槽146具有布置在半导体衬底100中的相对侧壁148和沟槽底150。以与以上关于形成第三沟槽140所描述的类似的方式，第一开口108提供用于刻蚀第四沟槽146的刻蚀边界。有利地，第三沟槽140和第四沟槽146可以通过单个化学刻蚀工艺同时形成。额外地，在图10中示出的剩余的外延层112可以在该刻蚀工艺期间被去除。如以下将会进一步详细解释，第三沟槽140和第四沟槽146可以被分别配置为在半导体器件中的栅极沟槽和接触沟槽。因此，与在其中栅极沟槽和接触沟槽每个通过分开的遮掩步骤而形成的工艺相比，以上描述的方法有利地减少了生产成本。
以上描述的方法的进一步优点在于第三沟槽140和第四沟槽146是自对准的。如之前所解释，第一沟槽116的布置取决于第一开口108的布置。此外，第二开口138的布置取决于第一沟槽116的布置。因而，被用来形成第三沟槽140和第四沟槽146的第一开口108和第二开口138是自对准的。
以上描述的方法的进一步优点在于单个掩膜工艺可以被用来形成两个具有不同高度的沟槽。第三沟槽140的底144和第四沟槽146的底150每个可以以不同距离从第一表面104分离。参考图10，填充第一开口108的外延层112的剩余部分在半导体衬底100之上提供缓冲。然而，该缓冲在第二开口138中不存在，所述第二开口138已被刻蚀从而半导体衬底100被暴露。因此，一旦对图10的布置执行刻蚀工艺，则第三沟槽140将在第四沟槽146之前开始形成。一旦刻蚀剂去除填充第一开口的剩余的外延层112，则第四沟槽146将开始形成。填充第一开口的剩余的外延层112的厚度可以通过使用比如停止在第一电介质层的CMP工艺而处于或靠近第一电介质层102的厚度。因而，在第三沟槽140和第四沟槽146之间的高度差可以通过控制第一电介质层的厚度来控制。
半导体器件可以依据在图1-4和9-11中公开的序列在半导体衬底中形成。半导体器件包含具有第一表面104的半导体衬底。深垂直沟槽140在半导体衬底100中形成并且包含侧壁142，所述侧壁142从第一表面104延伸到与第一表面104间隔开的底侧144。沟槽140具有通过从第一表面104到底侧144的距离来测量的深度以及通过在沟槽侧壁142之间的最小分离距离来测量的宽度。依据实施例，沟槽140的宽度小于或等于100纳米。诸如50或35纳米的沟槽宽度是可能的。沟槽140具有通过长度对宽度的比率来确定的长宽比。依据实施例，沟槽140的长宽比至少是10：1。可选地，沟槽140的长宽比可以高于此，诸如20：1。
MOSFET器件可以比如使用第三沟槽140和第四沟槽146在半导体衬底100中形成。导电栅极电极可以以与以上参考在图1-8的实施例中在第一沟槽116中形成的栅极电极所讨论的类似的方式在第三沟槽140中形成。同样地，导电源极接触可以以与以上参考在图1-8的实施例中在第二沟槽132中的源极接触所讨论的类似的方式在第四沟槽146中提供。源极、基体和漏极区可以依据通常所知的方法在半导体衬底100中形成。替选地，第三沟槽140可以被用来形成源极接触沟槽并且第四沟槽146可以被用来形成栅极电极沟槽。
图1-11描绘半导体衬底100的横截面视图以图解目前公开的方法和对应的沟槽结构。这些附图的横截面透视不必表示半导体衬底100的每个横截面。比如，第一电介质层102可以是连续层以使得其它横截面视图（未被示出）不包含第一开口108。就是说，第一开口108可以在半导体衬底100的一部分之上被图案化到第一电介质层102中。替选地，第一开口108可以从半导体衬底100一侧延伸到另一侧，从而第一电介质层102包含彼此分离的区。
空间相对的术语诸如“在...之下”、“以下”、“下”、“在...之上”、“上”等等被用来简化描述以解释一个元件相对于第二元件的定位。这些术语意图涵盖器件的不同定向，除了与在附图中描绘的那些不同的定向之外。进一步，术语诸如“第一”、“第二”等等也被用来描述各种元件、区、片段等，并且也不意图进行限制。贯穿描述，相同的术语指代相同的元件。
如在本文中所使用，术语“具有”、“含有”、“包含”、“包括”等等是开放型的术语，其指示陈述过的元件或特征的出现但是没有排除额外的元件或特征。冠词“一（a）”、“一个（an）”和“该（the）”意图包含复数以及单数，除非上下文另外清楚地指示。
要理解的是在本文中描述的各种实施例的特征可以彼此组合，除非另外特定指出。
尽管在本文中已图解和描述了特定实施例，但是本领域普通技术人员将意识到的是多种替选和/或等价的实施方式可以替代示出和描述的特定实施例，而没有脱离本发明的范围。该申请意图覆盖在本文中讨论的特定实施例的任何适配或变动。因此，意图是该发明仅被权利要求以及其等价物限制。

Claims (10)

1.一种在半导体材料中形成沟槽的方法，所述方法包括：
在半导体衬底上形成第一电介质层，所述第一电介质层包括第一开口；
在半导体衬底上通过外延横向过生长工艺来生长外延层，其中第一开口被外延层填充并且外延层生长到第一电介质层的相邻部分上，从而第一电介质层的部分不被外延层覆盖并且在不被外延层覆盖的第一电介质层的部分之上在外延层的相对侧壁之间形成间隙，所述间隙限定在外延层中的延伸到第一电介质层的第一沟槽；
沿着外延层的相对侧壁形成第二电介质层；并且
在第一沟槽中形成导电电极，以使得第一电介质层将导电电极与半导体衬底电绝缘并且第二电介质层将导电电极与外延层电绝缘。
2.权利要求1的所述方法，进一步包括：
在导电电极之上以及在相邻第一沟槽的外延层的外表面中的顶点之上形成第三电介质层；
减薄第三电介质层以暴露外延层的顶点和周围的部分；并且
在外延层的暴露的顶点和周围的部分处刻蚀外延层以在外延层中形成与第一沟槽间隔开的第二沟槽。
3.权利要求1的所述方法，其中形成所述第一电介质层包括：
氧化半导体衬底以在半导体衬底的第一表面上形成氧化物的层；
遮掩氧化物的层从而氧化物的层的部分不被掩膜保护；
将氧化物的层的未被保护的部分刻蚀到半导体衬底的第一表面以形成带有第一开口的第一电介质层。
4.权利要求3的所述方法，进一步包括：
再氧化半导体衬底以在第一开口中形成氧化区；并且
刻蚀氧化区，以使得第一开口延伸到半导体衬底中超过第一表面。
5.一种半导体器件，包括：
半导体衬底，所述半导体衬底具有第一表面；
第一电介质层，所述第一电介质层布置在第一表面上并且包括第一开口；以及
外延层，所述外延层填充第一开口并且延伸到第一电介质层的相邻部分上，从而第一电介质层的部分不被外延层覆盖并且在外延层的相对侧壁之间的间隙是在不被外延层覆盖的第一电介质层的部分之上，所述间隙限定在外延层中的延伸到第一电介质层的第一沟槽；
第一导电电极，所述第一导电电极布置在第一沟槽中；以及
沟槽电介质，所述沟槽电介质布置在第一沟槽中并且将第一电极与相邻半导体材料电绝缘。
6.权利要求5的所述半导体器件，进一步包括：
第二沟槽，所述第二沟槽布置在外延层中并且与第一沟槽间隔开，第二沟槽延伸朝向半导体衬底的第一表面；
其中外延层的外表面从相对侧壁中的一个延伸到第二沟槽并且关于第一表面倾斜。
7.权利要求6的所述半导体器件，进一步包括：
第二导电电极，所述第二导电电极布置在第二沟槽中。
8.权利要求7的所述半导体器件，其中所述第一导电电极形成MOSFET器件的栅极电极并且所述第二导电电极形成MOSFET器件的源极接触。
9.权利要求7的所述半导体器件，其中所述沟槽电介质沿着外表面在第一沟槽的外部延伸到第二沟槽。
10.权利要求5的所述半导体器件，其中所述相对侧壁包括原子级平表面。
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