CN104813442B - 图案化的衬底上的外延膜生长 - Google Patents

图案化的衬底上的外延膜生长 Download PDF

Info

Publication number
CN104813442B
CN104813442B CN201380060570.3A CN201380060570A CN104813442B CN 104813442 B CN104813442 B CN 104813442B CN 201380060570 A CN201380060570 A CN 201380060570A CN 104813442 B CN104813442 B CN 104813442B
Authority
CN
China
Prior art keywords
groove
epi layers
lattice constant
epi
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201380060570.3A
Other languages
English (en)
Other versions
CN104813442A (zh
Inventor
N·戈埃尔
N·慕克吉
S·H·宋
V·H·勒
M·V·梅茨
J·T·卡瓦列罗斯
R·皮拉里塞泰
S·K·加德纳
S·达斯古普塔
W·拉赫马迪
B·舒金
M·拉多萨夫列维奇
G·杜威
M·C·弗伦奇
J·S·卡治安
S·沙蒂阿特
R·S·周
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN104813442A publication Critical patent/CN104813442A/zh
Application granted granted Critical
Publication of CN104813442B publication Critical patent/CN104813442B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

实施例包括将材料沉积到衬底上，其中，所述材料包括与所述衬底不同的晶格常数(例如，Si衬底上的III‑V或IV族外延(EPI)材料)。实施例包括在沟槽内形成的EPI层，所述沟槽具有随着所述沟槽向上延伸而变窄的壁。实施例包括使用多个生长温度在沟槽内形成的EPI层。当温度改变时在所述EPI层中形成的缺陷势垒包含在所述沟槽内和缺陷势垒下方的缺陷。在所述缺陷势垒上方和所述沟槽内的所述EPI层相对无缺陷。实施例包括在沟槽内退火的EPI层，用以诱导缺陷消失。实施例包括在沟槽内形成的并以相对无缺陷的EPI层覆盖的EPI超晶格(其仍包括在所述沟槽中)。本文还说明了其它实施例。

Description

图案化的衬底上的外延膜生长
背景技术
例如，通过开发元素硅(Si)衬底上的高质量III-V族半导体或者Si衬底上的IV族半导体，可实现了各种电子器件和光电子器件。能够实现III-V或IV族材料的性能优点的表面层可以作为各种高性能电子器件的主体，各种高性能电子器件诸如为CMOS和量子阱(QW)晶体管，其由极高迁移率材料制造，极高迁移率材料诸如但不限于锑化铟(InSb)、砷化铟(InAs)、锗(Ge)和硅锗(SiGe)。诸如激光器、检测器和太阳能电池的光学器件也可以由各种其它直接带隙材料来制造，各种其它直接带隙材料诸如但不限于砷化镓(GaAs)和砷化铟镓(InGaAs)。这些器件可以通过将它们与Si的传统器件单片式集成来进一步增强，因为使用Si衬底具有成本减小的额外优点。
然而，III-V和IV族材料在Si衬底上的生长提出了许多难题。在III-V族半导体外延(EPI)层与Si半导体衬底或者IV族半导体EPI层与Si半导体衬底之间的晶格失配、极性贴非极性失配(polar-on-nonpolar mismatch)和热失配生成了晶体缺陷。当在EPI层与衬底之间的晶格失配超过几个百分点时，由失配诱导的应变就变得过大，并且由弛豫EPI膜而在EPI层中生成缺陷。一旦膜厚度大于临界厚度(即，此厚度以下的膜充分应变，此厚度以上的膜部分弛豫)，就通过在膜与衬底分界面以及在EPI膜中产生错配位错来使应变弛豫。EPI晶体缺陷的形式可以以是穿透位错、堆垛层错和孪晶。许多缺陷，尤其是穿透位错和孪晶，趋向于传播到制造半导体器件的“器件层”中。通常，缺陷生成的严重性与在III-V族半导体与Si衬底或IV族半导体与Si衬底之间的晶格失配的量相关联。
附图说明
依据所附权利要求书、以下的一个和多个示例性实施例的详细说明及相应的附图，本发明的实施例的特征和优点会变得显而易见，在附图中：
图1A-图1B描绘了实施例中的具有变窄侧壁的沟槽。
图2A-图2B描绘了实施例中的具有EPI层和缺陷势垒的沟槽。
图3A-图3B描绘了实施例中的包括退火EPI层的沟槽。
图4A-图4B描绘了实施例中的具有超晶格和EPI层的沟槽。
图5包括实施例中的工艺。
图6包括实施例中的工艺。
图7包括实施例中的工艺。
图8包括一个实施例中的工艺。
具体实施方式
在以下描述中，阐述了多个特定细节，但本发明的实施例可以在没有这些特定细节的情况下得以实施。没有详细地示出了公知的电路、结构和技术，以免模糊对本说明书的理解。“实施例”、“多个实施例”等指示如此说明的实施例可以包括特定特征、结构或特性，但并非每一个实施例都必须包括该特定特征、结构或特性。一些实施例可以具有针对其它实施例所描述的特征中的一些、全部特征或者不具有这些特征。“第一”、“第二”、“第三”等描述共同的对象，并且指示提及了相似对象的不同实例。这种形容词并非暗示如此描述的对象必须在时间、空间、排序上以给定的顺序或以任何其它方式。“连接的”可以指示元件彼此直接物理或电接触，以及“耦合的”可以指示元件彼此协作或相互作用，但它们可以或者可以不直接物理或电接触。此外，尽管类似或相同的编号可以用于在不同附图中标明相同或类似的部分，但这样做并非意指包括类似或相同编号的所有附图构成单个或相同的实施例。
实施例包括将材料沉积到衬底上，其中，所述材料包括与衬底不同的晶格常数(例如，Si衬底上的III-V或IV族EPI材料)。实施例包括在沟槽内形成的EPI层，该沟槽具有随着该沟槽向上延伸而变窄的壁。实施例包括使用多个生长温度在沟槽内形成的EPI层。当温度改变时在EPI层中形成的缺陷势垒将缺陷包含在沟槽内和在缺陷势垒下方的缺陷。在缺陷势垒上方和沟槽内的EPI层相对无缺陷。实施例包括在沟槽内退火的EPI层，以便诱导缺陷消失。实施例包括在沟槽内形成的并以相对无缺陷的EPI层覆盖的EPI超晶格(其仍包括在沟槽中)。本文还描述了其它实施例。
用于EPI形成的传统技术包括深宽比捕获(aspect ratio trapping)(ART)。ART基于穿透位错，其以特定角度向上传播。在ART中，使得沟槽具有足够高的深宽比，以使得缺陷在沟槽的侧壁上终止，并且该终点上方的任何层都无缺陷的。具体而言，ART包括通过使得沟槽的高度(H)大于沟槽的宽度(W)以使得H/W比至少为1.50而俘获沿着浅沟槽隔离(STI)部分的侧壁的缺陷。此比率给出了对于ART将缺陷阻挡在缓冲层内的最小限度。
图1A-图1B描绘了本发明的实施例中的具有变窄侧壁的沟槽。图5包括本发明的实施例中的工艺。首先讨论图1A和图5，并且随后讨论图1B。
在实施例中，具有顶部和底部的沟槽107包括在器件100的隔离部分101、102之间(框505)。沟槽107的侧壁可以成形为随着它们从衬底103远离而变窄(框510，以下进一步描述)。这种隔离部可以包括STI部分，但其它实施例不局限于此。部分101、102包括在衬底103上，衬底103具有第一晶格常数。衬底103可以包含Si，诸如Si和/或SiGe衬底。一个实施例包括在Si衬底上的SiGe公共缓冲，但其它实施例不局限于此。沟槽107向下朝着衬底103延伸。沟槽107具有邻近沟槽的底部的下宽度110和在下宽度上方的上宽度，并且上宽度窄于下宽度。上宽度可以沿水平轴120，水平轴120位于沟槽107的最窄部分。由在宽度110与偏差113、114之间的差别来确定上宽度。偏差113是在沟槽107侧壁与轴121之间的距离，而偏差114是在沟槽107侧壁与轴122之间的距离。
下EPI层104具有第二晶格常数，该第二晶格常数与对应于衬底103(或者如果在衬底103的下部与EPI层104之间包括诸如缓冲层的中间层，就是衬底103的顶层)的第一晶格常数失配。EPI层104形成于沟槽107中，其邻近沟槽的底部并且在位于沟槽107的最窄部分的沟槽的上宽度下方(框515)。
上EPI层包括在下EPI层104上方的沟槽107中。例如，EPI层106中的任何层可以构成这种上EPI层。此外，EPI层105中的任何层都可以构成这种上EPI层。EPI层105、106中的任何层都可以包括在器件层中，其可以部分地形成诸如晶体管的沟道之类的器件(框520)。EPI层105、106中的任何层可以具有与衬底103和/或EPI层104的晶格常数不同的晶格常数。例如，EPI层105可以具有使得在衬底晶格常数与EPI层105的晶格常数之间的差大于在衬底晶格常数与EPI层104的晶格常数之间的差的晶格常数。在一个实施例中，衬底103包括Si(例如Si和/或SiGe)，EPI层104包括III-V或IV族材料，EPI层105包括III-V或IV族材料，以及EPI层106包括III-V或IV族材料。III-V和IV族材料包括但不限于Ge、SiGe、GaAs、AlGaAs、InGaAs、InAs和InSb。组件103、104、105、106中的每一个组件或任何组件可以是不同的材料，诸如包括诸如SixGe1-x和SiyGe1-y(其中，x不等于y)的不同组分的材料。在其它实施例中，材料可以完全不同，例如InP、SiGe和/或GaAs。
在实施例中，与上EPI层105和/或106相比，下EPI层104包括较多的缺陷。在实施例中，与EPI层104的在轴120上方的部分相比，下EPI层104包括较多的缺陷。例如，缺陷130在EPI层104内终止。在一个实施例中，阱沟槽107包括小于沟槽总高度的长度(图1A中未示出)，沟槽总高度由高度111(其从沟槽的底部延伸到沟槽的最窄部分)和高度112(其从沟槽的最窄部分延伸到沟槽的顶部)组成。在一个实施例中，高度111、112的组合大于100nm，并且宽度110小于高度111、112的组合。
在一个实施例中，EPI层104可以包括使用不同方法(例如，分子束外延、金属-有机化学气相沉积(MOCVD)和/或金属有机气相外延(MOVPE))在沟槽107中作为缓冲层生长的n-MOS材料(例如InP、SiGe、GaAs)。
在实施例中，阱107的宽度和长度保持为比沟槽的高度低得多。这有助于俘获沿STI 101、102的侧壁的缺陷(例如，缺陷130)并阻止缺陷到达沟槽107的顶部。
在实施例中，如图1A所示地使沟槽的侧壁成形(即，双曲线)。该曲率容许在小于1.5与宽度110的乘积的高度(高度111、112的组合高度)俘获缺陷。随后，在缓冲层(例如层104)之上生长器件层(例如，层105、106)并且执行器件处理(未示出)。这种实施例可以减小对沟槽的高深宽比的需要，容许在薄缓冲层内俘获缺陷，从而通过减小所需材料(用于EPI等的较高层)和工艺工具时间来减小与工艺相关联的成本。
在一个实施例中，沟槽107具有小于1.5与下宽度110的乘积的组合高度111、112(从沟槽的顶部延伸到沟槽的底部)。在一个实施例中，沟槽107包括下部，该下部具有随着侧壁从衬底远离而变窄的侧壁；侧壁在上宽度处(位于轴120)停止变窄；组合高度111、112不大于1.5与在轴120处的上宽度的乘积。在一个实施例中，在轴120处的上宽度比下宽度110窄第一差别(偏差113+偏差114)，并且高度111、112的组合不大于1.5与宽度110的乘积减去该差别(例如，偏差113或偏差114)的一半。
在实施例中，偏差113、114中的任一个都是3nm到195nm，高度111、112的组合为5nm到几微米，以及宽度110为5nm到200nm。这与其中10nm的沟槽宽度需要至少15nm的高度(基于在沟槽的底部与缺陷之间的55度角的正切，高度等于1.5与宽度的乘积)的传统ART系统形成对比。实施例包括等于1.5与(宽度110－偏差113，其为10nm－3nm)的乘积的高度。因而，高度是10.5nm(代替使用10nm宽度的典型ART系统的情况下的15nm)。
图1B包括其中沟槽107包括成形状像梯形的下部(由沟槽的底部、侧壁和在轴120处的宽度来界定)的实施例。在实施例中，对于在多个实施例中等于20-750nm的高度，高度111等于1.5与偏差113的乘积。在多个实施例中，宽度110、113、114的相加等于15nm到500nm。宽度113和宽度114可以各自为5nm或者更大。高度112可以为0nm到几微米。实施例包括等于1.5与(宽度110－偏差113，其为10nm–3nm)的乘积的高度111。因而，高度是10.5nm(代替使用10nm宽度的典型ART系统的情况下的15nm)。
图1A和图1B都包括具有下半部的沟槽107，该下半部包括以角度123接合沟槽的底部的侧壁。角度123可以超过70度。在其它实施例中，角度123为60、55、50、45、40度等。此外，尽管将1.5已经用作用于确定高度的比率(例如，对于图1A的高度111、112的组合和对于图1B的高度111)，但可以如由角度123的严重程度和沟槽侧壁的曲率规定地那样来为不同实施例提供其它比率。在实施例中，沟槽具有从沟槽的顶部延伸到沟槽的底部的高度，并且高度小于1.3与宽度110相乘所得的结果。在实施例中，沟槽具有从沟槽的顶部延伸到沟槽的底部的高度，并且高度小于1.4与宽度110相乘所得的结果。在实施例中，沟槽具有从沟槽的顶部延伸到沟槽的底部的高度，并且高度小于1.1与宽度110相乘所得的结果(例如，参见高度为10.5nm且宽度为10nm的示例)。
关于成形沟槽107的侧壁，在图1A的实施例中，可以使用例如抗蚀剂层和硬掩模来对沟槽107进行图案化。对抗蚀剂进行图案化，并且随后使用抗蚀剂作为掩模来蚀刻硬掩模。蚀刻化学物质与蚀刻深度的量的选择规定了沟槽内部的侧壁的曲线轮廓。在图1B中，使用图案化的抗蚀剂来蚀刻硬掩模，其用于生成鳍，给出了到沟槽107的上部的直线轮廓。关于沟槽107的下部，在(111)方向上选择性地湿法蚀刻衬底103的在硬掩模下方的一部分，以给出锥形轮廓。在图案化的硬掩模与下层鳍周围填充STI。之后是相对于STI选择性地去除硬掩模和鳍，产生沟槽107。随后可以是EPI层生长。
图2A-图2B描绘了器件200，器件200具有包括本发明的实施例中的具有缺陷势垒的EPI层的沟槽。图6包括本发明的实施例中的工艺。首先讨论图2A和图6，并且随后讨论图2B。
在图2A中，沟槽207包括在STI部201、202中并且在衬底203上(框605)。衬底203可以包含Si，诸如Si和/或SiGe衬底，但其它实施例不局限于此。一个实施例包括在Si衬底上的SiGe公共缓冲，但其它实施例不局限于此。沟槽207包括顶部和底部，并且向下朝着衬底203延伸。位于沟槽中、邻近沟槽的底部的下EPI层204(框610)具有与对应于衬底203(或者如果在衬底203的下部与EPI层204之间包括诸如缓冲层的中间层，就是衬底203的顶层)的晶格常数失配的晶格常数。
上EPI层205形成于下EPI层204之上并与下EPI层204直接接触，下EPI层204和上EPI层205彼此成为一体(框615)。此外，下EPI层204和上EPI层205在势垒220处彼此直接接合，势垒200阻挡下EPI层204中的缺陷(例如，缺陷230)。在实施例中，上EPI层205具有大致等于EPI层204的晶格常数的晶格常数。
图2A的实施例通过在沟槽207中的EPI生长期间改变温度来终止缺陷。首先生长低生长温度膜204。随后，暂停生长并且增大生长温度。生长的暂停改变表面条件，以使得形成分界面220，其阻挡下层204中的缺陷向上传播到层205中。接着是在较高温度下的随后的生长，以形成层205。在一个实施例中，较低温为400C，以及较高温为550C，但其它实施例不局限于此并且可以包括例如300、325、350、375、400、425、450C的较低温和450、475、500、525、575、600C的较高温。
因而，在实施例中，与上EPI层205相比，下EPI层204包括较多的缺陷。下EPI层204中的缺陷230向上生长，并且随后在势垒220转向并向下朝着衬底203生长(参见缺陷部分231)(框620)。在实施例中，势垒220从沟槽侧壁中的一个沟槽侧壁延伸到侧壁中的另一个侧壁。
在一个实施例中，高度211等于1.5与宽度210的乘积，但其它实施例不局限于此。
图2B包括示出了在层204与205之间具有缺陷势垒220的沟槽207的图像。层204在该层内包含比层205多得多的缺陷，层205示出了较少的缺陷，如果有的话，该较少的缺陷集中在势垒220附近并且远离沟道的顶部。
图3A-3B描绘了具有本发明的实施例中的具有退火EPI层的沟槽的器件300。图7包括本发明的实施例中的工艺。
在图3A中，沟槽307位于STI部分301、302之间并且在衬底303上方(框705)。在沟槽307内形成EPI层304(框710)。由于在EPI层304与衬底303之间的晶格失配，缺陷(例如，缺陷330)在层304内传播(框715)。然而，层304的退火产生图3B的实施例(框720)。在一个实施例中，高度311等于1.5与宽度310的乘积；但其它实施例不局限于此。
图3B包括具有在绝缘层301、302之间并且在衬底303上的沟槽307的实施例，沟槽307具有顶部和底部。EPI层304在沟槽中、邻近沟槽的底部，并且无缺陷。没有缺陷可以是由于退火(框720)。在实施例中，EPI层304包括IV族和III-V族材料中的一种，以及衬底303包括硅(例如，Si或SiGe)。在实施例中，EPI层304和衬底303包括相等的晶格常数(例如，由于退火)，并且EPI层304与衬底303直接接触。
在另一个实施例中(未示出)，EPI层304经由中间层耦合到衬底303，该中间层具有等于EPI层晶格常数的晶格常数(由于退火)，并且EPI层与中间层直接接触。
因而，在一个实施例中，在沟槽中生长EPI层之后，在高温下对器件进行退火(例如，快速热退火、尖峰退火、快速退火和/和激光退火)。高热预算熔化EPI膜。一旦熔化了，就将晶圆冷却到室温。冷却循环诱导熔化膜的再结晶，其于是与下层(例如衬底或在衬底的下部与EPI层之间的中间层)的晶格常数相一致。然而，另一个实施例不熔化EPI层。相反，该实施例在低于层304的熔点的温度下进行退火，同时仍导致了再结晶。在实施例中，在高于0.6与EPI层304的熔点乘积的温度发生再结晶；但其它实施例不局限于此，并且可以包括例如0.5、0.7、0.8等的被乘数。
图4A-4B描绘了具有本发明的实施例中的包括超晶格和EPI层的沟槽的器件400。图8包括本发明的实施例中的工艺。
在图4A中，沟槽407位于STI部分401、402之间并且在衬底403上方。由于在EPI层406与衬底403之间的晶格失配，缺陷(例如，缺陷430)在层406内传播。
然而，图4B包括具有包括在绝缘层401、402之间(框805)并且形成于衬底403上的沟槽407的实施例。衬底403可以包含Si，诸如Si和/或SiGe衬底，但其它实施例不局限于此。一个实施例包括在Si衬底上的SiGe公共缓冲层，但其它实施例不局限于此。此外，沟槽407包括邻近沟槽的底部(框810)和轴420的超晶格。超晶格是两种(或更多种)材料(其可以仅在元素中的浓度的改变或者可以包括完全不同的元素)的层的周期性结构。超晶格包括EPI层或多个EPI层404和形成于EPI层404中的任何EPI层之上并与之直接接触的EPI层或多个EPI层405。EPI层406在沟槽407中位于超晶格上方(框815)。超晶格可以包括2、3、4、5、6、7或更多个层。在不同实施例中，超晶格包括例如Si和SiGe、InGaAs和InP、以及Si、SiGe、InGaAs和InP的组合的交替的层。
在一个实施例中，超晶格包括接触中间层的Ge种子层，该中间层直接接触Si衬底。Ge种子层之后向上为Si50Ge50、Ge、Si50Ge50、Ge，并且随后是更多超晶格层或如层406的层。中间层可以包括在衬底附近的Si70Ge30和在Ge种子层附近的Si30Ge70。另一个实施例与以上实施例相同，但没有Ge种子层。
EPI层404、405、406中的任何层或者甚至EPI层408都可以包括与彼此相同的晶格常数或者与一个或多个同伴(fellow)EPI层不同的晶格常数。此外，EPI层404、405、406中的任何一个都可以具有与衬底403或者在衬底403的下部与讨论中的EPI层之间的一些中间层失配的晶格。
在图4B的实施例中，多层生长用于阻挡或移走(glide)缺陷(例如，缺陷430)以免于传播到诸如层406的顶层。由超晶格(例如层404、405)引入的应变导致在晶格内部的位错弯曲并消失(框820)。实施例还可以包括在缓冲/衬底层中多层的实施方式。因而，在实施例中，与EPI层406相比，超晶格包括较多的缺陷。
在一个实施例中，高度41等于1.5与宽度410的乘积；但其它实施例不局限于此。在一个实施例中，宽度410在5nm到200nm之间。在一个实施例中，超晶格具有在2nm到50nm之间的高度。在实施例中，在下衬底与超晶格之间的中间层的高度为1.3微米。
本文所讨论的EPI层中的任何一个都可以包括在例如晶体管的沟道中。
在实施例中，装置包括：沟槽，所述沟槽具有顶部和底部，所述沟槽在具有第一晶格常数的衬底上的绝缘层中；其中，(a)沟槽向下朝着衬底延伸；(b)沟槽具有邻近沟槽的底部的下宽度和在下宽度上方的上宽度，以及(c)所述上宽度比所述下宽度窄；以及下外延(EPI)层，所述下外延层具有与所述第一晶格常数失配的第二晶格常数，所述下外延层在沟槽中、邻近沟槽的底部并且在沟槽的上宽度下方。实施例包括在沟槽中且在下EPI层上方的EPI层。在实施例中，与上EPI层相比，下EPI层包括较多的缺陷。在实施例中，上EPI层包括在器件层中，并且具有第三晶格常数；以及第一晶格常数与第三晶格常数之间的差大于第一晶格常数与第二晶格常数之间的差。在实施例中，沟槽具有从沟槽的顶部延伸到沟槽的底部的高度，并且所述高度小于1.5与下宽度相乘所得的结果。在实施例中，沟槽具有从沟槽的顶部延伸到沟槽的底部的高度，并且所述高度小于1.4与下宽度相乘所得的结果。在实施例中，沟槽具有从沟槽的顶部延伸到沟槽的底部的高度，并且所述高度小于1.3与下宽度相乘所得的结果。在实施例中，沟槽包括下部，所述沟槽具有随着侧壁远离所述衬底而变窄的侧壁；所述侧壁在上宽度处停止变窄；所述沟槽具有从沟槽的底部延伸到上宽度的高度；以及上宽度比下宽度窄第一差别，并且所述高度不大于1.3与所述第一差别的一半的乘积。在实施例中，沟槽具有从沟槽的顶部延伸到沟槽的底部的高度：沟槽包括下部，所述下部具有随着侧壁远离衬底而变窄的侧壁，并且侧壁在上宽度处停止变窄；以及上宽度比下宽度窄第一差别，并且所述高度不大于1.3与所述第一差别的一半的乘积。在实施例中，沟槽具有形状像双曲线的横截面。在实施例中，沟槽包括形状像梯形的下部，所述下部从下宽度延伸到上宽度。在实施例中，沟槽包括下半部和上半部，并且所述下半部包括侧壁，所述侧壁在侧壁与沟槽的底部之间以小于70度的角度接合沟槽的底部。
实施例包括：沟槽，所述沟槽包括在形成于具有第一晶格常数的衬底上的绝缘层中，所述沟槽具有顶部和底部并且向下朝着衬底延伸；下外延(EPI)层，所述下外延层具有与第一晶格常数失配的第二晶格常数，所述下外延层在沟槽中、邻近沟槽的底部；上EPI层，所述上EPI层形成于下EPI层之上并与下EPI层直接接触，下EPI层和上EPI层彼此成为一体；其中，下EPI层和上EPI层在势垒处彼此直接接合，所述势垒阻挡下EPI层中的缺陷。在实施例中，与上EPI层相比，下EPI层包括较多的缺陷。实施例包括下EPI层中的缺陷，所述缺陷向上生长并且随后在势垒处转向，并且向下朝着衬底生长。在实施例中，上EPI层具有大致等于第二晶格常数的第三晶格常数。在实施例中，沟槽包括相对的侧壁，并且势垒从侧壁中的一个侧壁延伸到侧壁中的另一个侧壁。在实施例中，在下EPI层生长温度下形成下EPI层，并且在上EPI层生长温度下形成上EPI层，上EPI层生长温度高于下EPI层生长温度。
实施例包括：沟槽，所述沟槽包括在形成于具有衬底晶格常数的衬底上的绝缘层中，所述沟槽具有顶部和底部并且向下朝着衬底延伸；超晶格，所述超晶格在沟槽中、邻近沟槽的底部，所述超晶格包括(a)第一外延(EPI)层，所述第一外延层具有与衬底晶格常数失配的第一晶格常数，以及(b)第二EPI层，所述第二EPI层形成于第一EPI层之上并与第一EPI层直接接触；第三EPI层，所述第三EPI层在沟槽中且位于超晶格上方。在实施例中，与第三EPI层相比，超晶格包括较多的缺陷。在实施例中，缺陷在超晶格中消失。在实施例中，第二EPI层包括第二晶格常数，第三EPI层包括第三晶格常数，并且衬底晶格常数与第三晶格常数之间的差大于衬底晶格常数与第一晶格常数之间的差。
实施例包括：沟槽，所述沟槽具有顶部和底部，所述沟槽在具有第一晶格常数的衬底上的绝缘层中；以及外延(EPI)层，所述外延层具有第二晶格常数，所述外延层在沟槽中、邻近沟槽的底部；其中，EPI层不包括缺陷。在实施例中，EPI层包括IV族和III-V族材料中的一种，并且所述衬底包括硅。在实施例中，第一晶格常数等于所述第二晶格常数，并且EPI层与衬底直接接触。在实施例中，EPI层经由具有第三晶格常数的中间层耦合到衬底，第二晶格常数等于第三晶格常数，并且EPI层与中间层直接接触。
尽管已经相对于有限数量的实施例描述了本发明，但本领域技术人员可以由此意识到许多修改和变化。其旨在所附权利要求涵盖落入此本发明的真实精神和范围内的所有这些修改和变化。

Claims (24)

1.一种半导体装置，包括：
沟槽，所述沟槽具有顶部和底部，所述沟槽在具有第一晶格常数的衬底上的绝缘层中；其中，(a)所述沟槽向下朝着所述衬底延伸；(b)所述沟槽具有邻近所述沟槽的底部的下宽度和在所述下宽度上方的上宽度，以及(c)所述上宽度比所述下宽度窄；以及
下外延(EPI)层，所述下外延层具有与所述第一晶格常数失配的第二晶格常数，所述下外延层在所述沟槽中、邻近所述沟槽的底部、并且在所述沟槽的上宽度下方。
2.根据权利要求1所述的装置，包括在所述沟槽中且在所述下EPI层上方的上EPI层。
3.根据权利要求2所述的装置，其中，与所述上EPI层相比，所述下EPI层包括较多的缺陷。
4.根据权利要求3所述的装置，其中，所述上EPI层包括在器件层中并且具有第三晶格常数；以及所述第一晶格常数与所述第三晶格常数之间的差大于所述第一晶格常数与所述第二晶格常数之间的差。
5.根据权利要求3所述的装置，其中，所述沟槽具有从所述沟槽的顶部延伸到所述沟槽的底部的高度，并且所述高度小于1.3与所述下宽度相乘所得的结果。
6.根据权利要求3所述的装置，其中：
所述沟槽包括下部，所述下部具有侧壁，所述侧壁随着所述侧壁远离所述衬底而变窄；
所述侧壁在所述上宽度处停止变窄；
所述沟槽具有从所述沟槽的底部延伸到所述上宽度的高度；以及
所述上宽度比所述下宽度窄第一差别，并且所述高度不大于1.3与所述第一差别的一半的乘积。
7.根据权利要求3所述的装置，其中：
所述沟槽具有从所述沟槽的顶部延伸到所述沟槽的底部的高度：
所述沟槽包括下部，所述下部具有侧壁，所述侧壁随着所述侧壁远离所述衬底而变窄，并且所述侧壁在所述上宽度处停止变窄；以及
所述上宽度比所述下宽度窄第一差别，并且所述高度不大于1.3与所述第一差别的一半的乘积。
8.根据权利要求3所述的装置，其中，所述沟槽具有形状像双曲线的横截面。
9.根据权利要求3所述的装置，其中，所述沟槽包括形状像梯形的下部，所述下部从所述下宽度延伸到所述上宽度。
10.根据权利要求1所述的装置，其中，所述沟槽包括下半部和上半部，并且所述下半部包括侧壁，所述侧壁在所述侧壁与所述沟槽的所述底部之间以小于70度的角度接合所述沟槽的所述底部。
11.一种半导体装置，包括：
沟槽，所述沟槽包括在绝缘层中，所述绝缘层形成于具有第一晶格常数的衬底上，所述沟槽具有顶部和底部并且向下朝着所述衬底延伸；
下外延(EPI)层，所述下外延层具有与所述第一晶格常数失配的第二晶格常数，所述下外延层在所述沟槽中且邻近所述沟槽的底部；
上EPI层，所述上EPI层形成于所述下EPI层之上并且与所述下EPI层直接接触，所述下EPI层和所述上EPI层彼此成为一体；
其中，所述下EPI层和所述上EPI层在势垒处彼此直接接合，所述势垒阻挡所述下EPI层中的缺陷。
12.根据权利要求11所述的装置，其中，与所述上EPI层相比，所述下EPI层包括较多的缺陷。
13.根据权利要求12所述的装置，其中，所述下EPI层中的缺陷向上生长，并且随后在所述势垒转向并向下朝着所述衬底生长。
14.根据权利要求12所述的装置，其中，所述上EPI层具有等于所述第二晶格常数的第三晶格常数。
15.根据权利要求12所述的装置，其中，所述沟槽包括相对的侧壁，并且所述势垒从所述侧壁中的一个侧壁延伸到所述侧壁中的另一个侧壁。
16.根据权利要求12所述的装置，其中，在下EPI层生长温度下形成所述下EPI层，并且在上EPI层生长温度下形成所述上EPI层，所述上EPI层生长温度高于所述下EPI层生长温度。
17.一种半导体装置，包括：
沟槽，所述沟槽包括在绝缘层中，所述绝缘层形成于具有衬底晶格常数的衬底上，所述沟槽具有顶部和底部并且向下朝着所述衬底延伸；
超晶格，所述超晶格在所述沟槽中且邻近所述沟槽的底部，所述超晶格包括(a)第一外延(EPI)层，所述第一外延层具有与所述衬底晶格常数失配的第一晶格常数，以及(b)第二EPI层，所述第二EPI层形成于所述第一EPI层之上并且与所述第一EPI层直接接触；以及
第三EPI层，所述第三EPI层在所述沟槽中且位于所述超晶格上方。
18.根据权利要求17所述的装置，其中，与所述第三EPI层相比，所述超晶格包括较多的缺陷。
19.根据权利要求17所述的装置，其中，缺陷在所述超晶格中消失。
20.根据权利要求17所述的装置，其中，所述第二EPI层包括第二晶格常数，所述第三EPI层包括第三晶格常数，并且所述衬底晶格常数与所述第三晶格常数之间的差大于所述衬底晶格常数与所述第一晶格常数之间的差。
21.一种半导体装置，包括：
沟槽，所述沟槽具有顶部和底部，所述沟槽在具有第一晶格常数的衬底上的绝缘层中；以及
外延(EPI)层，所述外延层具有第二晶格常数，所述外延层在所述沟槽中且邻近所述沟槽的底部；
其中，所述EPI层不包括缺陷。
22.根据权利要求21所述的装置，其中，所述EPI层包括IV族材料和III-V族材料中的一种，所述衬底包括硅。
23.根据权利要求22所述的装置，其中，所述第一晶格常数等于所述第二晶格常数，并且所述EPI层与所述衬底直接接触。
24.根据权利要求22所述的装置，其中，所述EPI层经由具有第三晶格常数的中间层耦合到所述衬底，所述第二晶格常数等于所述第三晶格常数，以及所述EPI层与所述中间层直接接触。
CN201380060570.3A 2012-12-20 2013-06-29 图案化的衬底上的外延膜生长 Active CN104813442B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/722,746 US8785907B2 (en) 2012-12-20 2012-12-20 Epitaxial film growth on patterned substrate
US13/722,746 2012-12-20
PCT/US2013/048799 WO2014099037A1 (en) 2012-12-20 2013-06-29 Epitaxial film growth on patterned substrate

Publications (2)

Publication Number Publication Date
CN104813442A CN104813442A (zh) 2015-07-29
CN104813442B true CN104813442B (zh) 2017-10-31

Family

ID=50973608

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380060570.3A Active CN104813442B (zh) 2012-12-20 2013-06-29 图案化的衬底上的外延膜生长

Country Status (7)

Country Link
US (1) US8785907B2 (zh)
KR (1) KR102072610B1 (zh)
CN (1) CN104813442B (zh)
DE (1) DE112013005557T5 (zh)
GB (1) GB2525332B (zh)
TW (1) TWI532081B (zh)
WO (1) WO2014099037A1 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9123633B2 (en) * 2013-02-01 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming semiconductor regions in trenches
DE112013007072T5 (de) * 2013-06-28 2016-01-28 Intel Corporation Nano-Strukturen und Nano-Merkmale mit Si (111)-Ebenen auf Si (100)-Wafer für III-N Epitaxie
CN107004712B (zh) * 2014-12-23 2021-04-20 英特尔公司 利用基于深宽比沟槽的工艺形成均匀层
CN105990475B (zh) * 2015-02-11 2019-03-08 中国科学院苏州纳米技术与纳米仿生研究所 光电子器件及其制作方法
US9401583B1 (en) * 2015-03-30 2016-07-26 International Business Machines Corporation Laser structure on silicon using aspect ratio trapping growth
US9443940B1 (en) 2015-04-07 2016-09-13 Globalfoundries Inc. Defect reduction with rotated double aspect ratio trapping
EP3125273B1 (en) * 2015-07-31 2024-08-28 IMEC vzw Strained group iv channels
US9570297B1 (en) 2015-12-09 2017-02-14 International Business Machines Corporation Elimination of defects in long aspect ratio trapping trench structures
KR102430501B1 (ko) 2015-12-29 2022-08-09 삼성전자주식회사 반도체 단결정구조, 반도체 디바이스 및 그 제조방법
US10181526B2 (en) 2016-06-02 2019-01-15 Samsung Electronics Co., Ltd. Field effect transistor including multiple aspect ratio trapping structures
US11158714B2 (en) 2016-06-09 2021-10-26 Intel Corporation Quantum dot devices with trenched substrates
US10847619B2 (en) * 2016-09-30 2020-11-24 Intel Corporation Supperlatice channel included in a trench
EP3340403B1 (en) * 2016-12-23 2023-06-28 IMEC vzw Improvements in or relating to laser devices
US10522741B1 (en) 2018-06-14 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Under-cut via electrode for sub 60nm etchless MRAM devices by decoupling the via etch process
KR102644454B1 (ko) * 2021-11-05 2024-03-08 한국과학기술연구원 언더컷 구조의 트렌치를 포함하는 반도체 소자 및 이를 제조하는 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7682859B2 (en) * 2004-07-23 2010-03-23 International Business Machines Corporation Patterned strained semiconductor substrate and device
CN101882619A (zh) * 2009-05-08 2010-11-10 瑞萨电子株式会社 半导体器件及其制造方法
CN102024768A (zh) * 2009-09-18 2011-04-20 台湾积体电路制造股份有限公司 半导体装置及半导体结构的制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7736976B2 (en) * 2001-10-04 2010-06-15 Vishay General Semiconductor Llc Method for fabricating a power semiconductor device having a voltage sustaining layer with a terraced trench facilitating formation of floating islands
US20070267722A1 (en) * 2006-05-17 2007-11-22 Amberwave Systems Corporation Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
WO2007112066A2 (en) * 2006-03-24 2007-10-04 Amberwave Systems Corporation Lattice-mismatched semiconductor structures and related methods for device fabrication
US7494911B2 (en) 2006-09-27 2009-02-24 Intel Corporation Buffer layers for device isolation of devices grown on silicon
US8062951B2 (en) * 2007-12-10 2011-11-22 International Business Machines Corporation Method to increase effective MOSFET width
US8062963B1 (en) * 2010-10-08 2011-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a semiconductor device having an epitaxy region
US8575698B2 (en) * 2011-10-27 2013-11-05 International Business Machines Corporation MOSFET with thin semiconductor channel and embedded stressor with enhanced junction isolation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7682859B2 (en) * 2004-07-23 2010-03-23 International Business Machines Corporation Patterned strained semiconductor substrate and device
CN101882619A (zh) * 2009-05-08 2010-11-10 瑞萨电子株式会社 半导体器件及其制造方法
CN102024768A (zh) * 2009-09-18 2011-04-20 台湾积体电路制造股份有限公司 半导体装置及半导体结构的制造方法

Also Published As

Publication number Publication date
DE112013005557T5 (de) 2015-08-20
US20140175378A1 (en) 2014-06-26
US8785907B2 (en) 2014-07-22
GB201510570D0 (en) 2015-07-29
CN104813442A (zh) 2015-07-29
KR102072610B1 (ko) 2020-02-03
GB2525332A (en) 2015-10-21
TW201442070A (zh) 2014-11-01
TWI532081B (zh) 2016-05-01
KR20150097540A (ko) 2015-08-26
GB2525332B (en) 2017-09-06
WO2014099037A1 (en) 2014-06-26

Similar Documents

Publication Publication Date Title
CN104813442B (zh) 图案化的衬底上的外延膜生长
US8872225B2 (en) Defect transferred and lattice mismatched epitaxial film
US9040382B2 (en) Selective epitaxial growth of semiconductor materials with reduced defects
US10340139B2 (en) Methods and mask structures for substantially defect-free epitaxial growth
TWI487063B (zh) 形成積體電路結構的方法
US20140175379A1 (en) Epitaxial film on nanoscale structure
KR20150037508A (ko) 전위 결함 감소를 위한 반도체 패턴, 핀형 반도체 패턴, 및 반도체 층 형성 방법
US20130207161A1 (en) Semiconductor device and method for forming the same
JP2008546181A5 (zh)
US20160225768A1 (en) Iii-v cmos integration on silicon substrate via embedded germanium-containing layer
JP6322044B2 (ja) Ｉｉｉ−ｖ族デバイスおよびその製造方法
US9443940B1 (en) Defect reduction with rotated double aspect ratio trapping
KR20190098715A (ko) 상향식 핀 구조 형성을 위한 방법들
EP3238265A1 (en) Uniform layers formed with aspect ratio trench based processes
JP6347081B2 (ja) プレーナ型異種デバイス、及びその製造方法
US8846503B1 (en) Self-aligned and lateral-assembly method for integrating heterogeneous material structures on the same plane
US8536028B1 (en) Self alignment and assembly fabrication method for stacking multiple material layers

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant