CN104811649B - 基于fpga的视频数据传输系统 - Google Patents

Abstract

本发明涉及视频信号传输技术领域，尤其涉及一种基于FPGA的视频数据传输系统。本发明采用FPGA芯片将视频数据进行SDI协议封装后传输，这样每一路视频数据只需采用一对差分信号，大大减少了对信道资源的需求，接收端与发送端之间的PCB板面积也可大大减小，不需要采用昂贵的大型交换芯片，接收端与发送端之间也不再需要使用HDMI信号收发器，减少了两级信号处理，降低了系统复杂度，提高了产品稳定性。本发明适用于多种图像传输设备，便于产品的统一化设计，降低了产品的设计和维护成本。

Description

基于FPGA的视频数据传输系统

技术领域

本发明涉及视频信号传输技术领域，尤其涉及一种基于FPGA的视频数据传输系统。

背景技术

随着高清视频的逐渐普及，越来越多的设备开始支持高清视频。现有的高清视频传输技术大多是通过专用芯片驱动和接收HDMI信号实现的，每路图像的数据传输需要用到四对差分信号，占用了大量的信道资源，背板面积也必须随之增大，需要采用更加昂贵的大型交换芯片，同时，发送端和接收端必须使用HDMI信号收发器，增加了两级信号处理，增加了系统复杂度及成本，会使设计变得复杂，从而影响系统的稳定性。

发明内容

本发明所要解决的技术问题是，提供一种基于FPGA的视频数据传输系统，只需利用一对差分信号就可完成视频数据的传输。本发明是这样实现的：

一种基于FPGA的视频数据传输系统，包括相互连接的第一FPGA芯片及第二FPGA芯片；

所述第一FPGA芯片用于将待发送的视频数据进行SDI协议封装后，以一路差分信号的形式发送至所述第二FPGA芯片；

所述第二FPGA芯片用于根据SDI协议将接收到的视频数据解析后输出。

进一步地，所述第一FPGA芯片包括第一FPGA输入缓存模块、第一视频参数检测模块、第一图像缩放模块、第一DDR存储单元、第一帧率变换模块、第一FPGA输出缓存模块、第一输出视频数据生成模块、第一数据封装及解封装模块及第一数据收发模块；

所述第一FPGA输入缓存模块用于缓存需要传输的视频数据；

所述第一视频参数检测模块用于检测所述视频数据的分辨率及帧率；

所述第一图像缩放模块用于根据解析到的第一输出视频参数将所述视频数据的分辨率变换为所需的输出分辨率后存储到所述第一DDR存储单元；

所述第一帧率变换模块用于将所述第一DDR存储单元存储的视频数据的帧率变换为所需的输出帧率后缓存到所述第一FPGA输出缓存模块；

所述第一输出视频数据生成模块用于从所述第一FPGA输出缓存模块读取视频数据，并根据所述第一输出视频参数构造该视频数据的格式信号，然后将含有格式信号的视频数据发送给所述第一数据封装及解封装模块进行封装，如果所述第一输出视频参数发生改变，则通知所述第一图像缩放模块进行分辨率调整，以自适应改变后的第一输出视频参数；

所述第一数据收发模块用于将封装的视频数据发送出去；

所述第二FPGA芯片包括第二数据收发模块、第二数据封装及解封装模块、第二视频参数检测模块、第二FPGA输入缓存模块、第二图像缩放模块、第二DDR存储单元、第二帧率变换模块、第二FPGA输出缓存模块及第二输出视频数据生成模块；

所述第二数据收发模块用于接收封装的视频数据，并将其发送到所述第二数据封装及解封装模块解封装；

所述第二视频参数检测模块用于检测解封装后的视频数据的分辨率及帧率；

所述第二FPGA输入缓存模块用于缓存解封装后的视频数据；

所述第二图像缩放模块用于根据解析到的第二输出视频参数将所述第二FPGA输入缓存模块缓存的视频数据的分辨率变换为所需的输出分辨率后存储到所述第二DDR存储单元；

所述第二帧率变换模块用于将所述第二DDR存储单元存储的视频数据的帧率变换为所需的输出帧率后缓存到所述第二FPGA输出缓存模块；

所述第二输出视频数据生成模块用于从所述第二FPGA输出缓存模块读取视频数据，并根据所述第二输出视频参数构造该视频数据的格式信号，然后根据所述格式信号输出该视频数据，如果所述第二输出视频参数发生改变，则通知所述第二图像缩放模块进行分辨率调整，以适应改变后的第二输出视频参数。

进一步地，所述第一数据收发模块将所述封装的视频数据发送出去之前，还将该封装的视频数据进行并串转换；所述第二数据收发模块将所述封装的视频数据发送给所述第二数据封装及解封装模块解封装之前，还将该封装的视频数据进行串并转换；

所述第一数据收发模块通过一对差分信号将并串转换后的视频数据发送出去。

进一步地，所述第一视频参数检测模块及第二视频参数检测模块还用于检测所述视频数据的扫描方式。

进一步地，所述第一数据收发模块及第二数据收发模块为高速串行收发器。

进一步地，所述第一FPGA芯片及第二FPGA芯片内部通过锁相环芯片产生各自内部各模块所需时钟信号。

进一步地，所述锁相环芯片根据所述视频格式自动更新时钟频率。

进一步地，所述第一FPGA芯片与所述第二FPGA芯片通过PCB板连接；所述第二数据收发模块通过所述PCB板接收所述第一数据收发模块发送的视频数据。

进一步地，所述第一输出视频参数及第二输出视频参数均包括输出分辨率、输出帧率及扫描方式。

与现有技术相比，本发明采用FPGA芯片将视频数据进行SDI协议封装后传输，这样每一路视频数据只需采用一对差分信号，大大减少了对信道资源的需求，接收端与发送端之间的PCB板面积也可大大减小，不需要采用昂贵的大型交换芯片，接收端与发送端之间也不再需要使用HDMI信号收发器，减少了两级信号处理，降低了系统复杂度，提高了产品稳定性。本发明适用于多种图像传输设备，便于产品的统一化设计，降低了产品的设计和维护成本。

附图说明

图1：本发明基于FPGA的视频数据传输系统工作原理示意图；

图2：所述视频数据传输系统内部工作流程示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。

如图1所示，本发明提供的基于FPGA的视频数据传输系统包括相互连接的第一FPGA芯片1及第二FPGA芯片2。其中，第一FPGA芯片1用于将待发送的视频数据进行SDI协议封装后，以一路差分信号的形式发送至第二FPGA芯片2。第二FPGA芯片2用于根据SDI协议将接收到的视频数据解析后输出。

该系统的内部工作流程如图2所示。第一FPGA芯片1包括第一FPGA输入缓存模块101、第一视频参数检测模块201、第一图像缩放模块301、第一DDR存储单元401、第一帧率变换模块501、第一FPGA输出缓存模块601、第一输出视频数据生成模块701、第一数据封装及解封装模块801及第一数据收发模块901。其中：

第一FPGA输入缓存模块101用于缓存需要传输的视频数据；

第一视频参数检测模块201用于检测视频数据的分辨率及帧率；

第一图像缩放模块301用于根据解析到的第一输出视频参数将视频数据的分辨率变换为所需的输出分辨率后存储到第一DDR存储单元401；

第一帧率变换模块501用于将第一DDR存储单元401存储的视频数据的帧率变换为所需的输出帧率后缓存到第一FPGA输出缓存模块601；

第一输出视频数据生成模块701用于从第一FPGA输出缓存模块601读取视频数据，并根据第一输出视频参数构造该视频数据的格式信号，然后将含有格式信号的视频数据发送给第一数据封装及解封装模块801进行封装，如果第一输出视频参数发生改变，则通知第一图像缩放模块301进行分辨率调整，以自适应改变后的第一输出视频参数；

第一数据收发模块901用于将封装的视频数据发送出去。

第二FPGA芯片2包括第二数据收发模块902、第二数据封装及解封装模块802、第二视频参数检测模块202、第二FPGA输入缓存模块102、第二图像缩放模块302、第二DDR存储单元402、第二帧率变换模块502、第二FPGA输出缓存模块602及第二输出视频数据生成模块702。其中：

第二数据收发模块902用于接收封装的视频数据，并将其发送到第二数据封装及解封装模块802解封装；

第二视频参数检测模块202用于检测解封装后的视频数据的分辨率及帧率；

第二FPGA输入缓存模块102用于缓存解封装后的视频数据；

第二图像缩放模块302用于根据解析到的第二输出视频参数将第二FPGA输入缓存模块102缓存的视频数据的分辨率变换为所需的输出分辨率后存储到第二DDR存储单元402；

第二帧率变换模块502用于将第二DDR存储单元402存储的视频数据的帧率变换为所需的输出帧率后缓存到第二FPGA输出缓存模块602；

第二输出视频数据生成模块702用于从第二FPGA输出缓存模块602读取视频数据，并根据第二输出视频参数构造该视频数据的格式信号，然后根据该格式信号输出该视频数据，如果第二输出视频参数发生改变，则通知第二图像缩放模块302进行分辨率调整，以适应改变后的第二输出视频参数。

第一数据收发模块901将封装的视频数据发送出去之前，还将该封装的视频数据进行并串转换；第二数据收发模块902将封装的视频数据发送给第二数据封装及解封装模块802解封装之前，还将该封装的视频数据进行串并转换；

第一数据收发模块901通过一对差分信号将并串转换后的视频数据发送出去。

由于本发明每一路视频数据只需采用一对差分信号，大大减少了对信道资源的需求，接收端与发送端之间的PCB板面积也可大大减小，不需要采用昂贵的大型交换芯片，接收端与发送端之间也不再需要使用HDMI信号收发器，减少了两级信号处理，降低了系统复杂度，提高了产品稳定性。本发明适用于多种图像传输设备，便于产品的统一化设计，降低了产品的设计和维护成本。

以下通过一具体实施例对通过本发明进行视频数据传输的过程进行说明。

在发送端，第一FPGA芯片1接收到需要传输的视频数据后，将其以视频行为单位缓存在第一FPGA输入缓存模块101中，同时，通过第一视频参数检测模块201对视频数据的参数进行检测，包括该视频数据的分辨率、帧率、扫描方式、行、场同步信号等，从而获得该视频数据的分辨率、帧率、隔行图像还是逐行图像等参数信息。这里，第一FPGA输入缓存模块101为先进先出缓存模块。然后，第一图像缩放模块301根据这些信息及预设的第一输出视频参数将视频数据的分辨率变换为所需的输出分辨率，然后将其存储到第一DDR存储单元401。该预设的第一输出视频参数可由设置在第一FPGA芯片1内的命令解析模块通过串口解析上层软件下发的指令(如分辨率变换指令、视频色彩矫正指令、矩阵视频通道切换指令等)获得，包括输出分辨率、输出帧率、扫描方式(逐行或隔行)等参数。第一帧率变换模块501再根据预设的第一输出视频参数将第一DDR存储单元401中存储的视频数据的帧率变换为所需的输出帧率，然后将视频数据缓存到第一FPGA输出缓存模块601。第一DDR存储单元401采用4个DDR3存储器组成，分布式存储视频数据，并行传输视频数据，可提高视频数据存储及传输效率。第一FPGA芯片1内设置有DDR3控制模块，第一帧率变换模块501可通过该DDR3控制模块对第一DDR存储单元401中存储的视频数据进行帧率变换及隔行视频的逐行变换。第一FPGA输出缓存模块601也是先进先出缓存模块。然后，第一输出视频数据生成模块701从第一FPGA输出缓存模块601读取视频数据，并根据第一输出视频参数构造该视频数据的格式信号，然后将含有格式信号的视频数据发送给第一数据封装及解封装模块801进行封装，如果第一输出视频参数发生改变，则通知第一图像缩放模块301进行分辨率调整，以自适应改变后的第一输出视频参数，然后继续按照原来的流程重新对视频数据进行处理后通过第一输出视频数据生成模块701发送给第一数据封装及解封装模块801进行封装。第一数据封装及解封装模块801可采用SDI格式转换器，将视频数据封装成SDI格式的视频数据后发送给第一数据收发模块901。第一数据收发模块901将封装的视频数据进行并串转换(并行数据转换为串行数据)后，发送出去。

在本实施例中，第一FPGA芯片1与第二FPGA芯片2通过PCB板连接，第二数据收发模块902通过PCB板接收第一数据收发模块901发送的视频数据。第一数据收发模块901及第二数据收发模块902均采用高速串行收发器，线速可达2.97Gbps。

在接收端，第二数据收发模块902接收到封装的视频数据后，将其进行串并转换，然后发送到第二数据封装及解封装模块802解封装成第二FPGA芯片2内部可识别的视频数据。与第一视频参数检测模块201一样，第二视频参数检测模块202也对解封装后的视频数据的参数进行检测，获得该视频数据的分辨率、帧率、隔行图像还是逐行图像等参数信息，同样将该视频数据以视频行为单位缓存在第二FPGA输入缓存模块102中。第二FPGA输入缓存模块102也是先进先出缓存模块。第二图像缩放模块302根据该视频数据的参数相关信息及预设的第二输出视频参数将该视频数据的分辨率变换为所需的输出分辨率，然后将其存储到第二DDR存储单元402。预设的第二输出视频参数与前述预设的第一输出视频参数同理，也可由设置在第二FPGA芯片2内的命令解析模块通过串口解析上层软件下发的指令(如分辨率变换指令、视频色彩矫正指令、矩阵视频通道切换指令等)获得，包括输出分辨率、输出帧率、扫描方式(逐行或隔行)等参数。第二帧率变换模块502再根据预设的第二输出视频参数将第二DDR存储单元402中存储的视频数据的帧率变换为所需的输出帧率,然后将视频数据缓存到第二FPGA输出缓存模块602。第二DDR存储单元402也采用4个DDR3存储器组成。同时，第二FPGA芯片2内也设置有DDR3控制模块，第二帧率变换模块502可通过DDR3控制模块对第一DDR存储单元401或第二DDR存储单元402中存储的视频数据进行帧率变换及隔行视频的逐行变换。第二FPGA输出缓存模块602也是先进先出缓存模块。然后，第二输出视频数据生成模块702从第二FPGA输出缓存模块602读取视频数据，并根据第二输出视频参数构造该视频数据的格式信号，然后根据该格式信号输出该视频数据，如果第二输出视频参数发生改变，则通知第二图像缩放模块302进行分辨率调整，以自适应改变后的第二输出视频参数，然后继续按照原来的流程重新对视频数据进行处理，最后通过第二输出视频数据生成模块702将其输出。

第一FPGA芯片1及第二FPGA芯片2内部均设置有锁相环芯片，可通过锁相环芯片产生各自内部各模块所需时钟信号，该锁相环芯片可根据视频格式自动更新时钟频率。另外，第一FPGA芯片1及第二FPGA芯片2中都设置有复位信号生成模块，可根据上层软件下发的复位指令对指定的其他功能模块(即本文中带“模块”的术语)进行复位。

以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种基于FPGA的视频数据传输系统，其特征在于，包括相互连接的第一FPGA芯片及第二FPGA芯片；

所述第一FPGA芯片用于将待发送的视频数据进行SDI协议封装后，以一路一对差分信号的形式发送至所述第二FPGA芯片；

所述第二FPGA芯片用于根据SDI协议将接收到的视频数据解析后输出；

其中，所述第一FPGA芯片包括第一FPGA输入缓存模块、第一视频参数检测模块、第一图像缩放模块、第一DDR存储单元、第一帧率变换模块、第一FPGA输出缓存模块、第一输出视频数据生成模块、第一数据封装及解封装模块及第一数据收发模块；

所述第一FPGA输入缓存模块用于缓存需要传输的视频数据；

所述第一视频参数检测模块用于检测所述视频数据的分辨率及帧率；

所述第一图像缩放模块用于根据解析到的第一输出视频参数将所述视频数据的分辨率变换为所需的输出分辨率后存储到所述第一DDR存储单元；

所述第一帧率变换模块用于将所述第一DDR存储单元存储的视频数据的帧率变换为所需的输出帧率后缓存到所述第一FPGA输出缓存模块；

所述第一输出视频数据生成模块用于从所述第一FPGA输出缓存模块读取视频数据，并根据所述第一输出视频参数构造该视频数据的格式信号，然后将含有格式信号的视频数据发送给所述第一数据封装及解封装模块进行封装，如果所述第一输出视频参数发生改变，则通知所述第一图像缩放模块进行分辨率调整，以自适应改变后的第一输出视频参数；

所述第一数据收发模块用于将封装的视频数据发送出去；

所述第二FPGA芯片包括第二数据收发模块、第二数据封装及解封装模块、第二视频参数检测模块、第二FPGA输入缓存模块、第二图像缩放模块、第二DDR存储单元、第二帧率变换模块、第二FPGA输出缓存模块及第二输出视频数据生成模块；

所述第二数据收发模块用于接收封装的视频数据，并将其发送到所述第二数据封装及解封装模块解封装；

所述第二视频参数检测模块用于检测解封装后的视频数据的分辨率及帧率；

所述第二FPGA输入缓存模块用于缓存解封装后的视频数据；

所述第二图像缩放模块用于根据解析到的第二输出视频参数将所述第二FPGA输入缓存模块缓存的视频数据的分辨率变换为所需的输出分辨率后存储到所述第二DDR存储单元；

所述第二帧率变换模块用于将所述第二DDR存储单元存储的视频数据的帧率变换为所需的输出帧率后缓存到所述第二FPGA输出缓存模块；

所述第二输出视频数据生成模块用于从所述第二FPGA输出缓存模块读取视频数据，并根据所述第二输出视频参数构造该视频数据的格式信号，然后根据所述格式信号输出该视频数据，如果所述第二输出视频参数发生改变，则通知所述第二图像缩放模块进行分辨率调整，以适应改变后的第二输出视频参数。

2.如权利要求1所述的基于FPGA的视频数据传输系统，其特征在于，所述第一数据收发模块将所述封装的视频数据发送出去之前，还将该封装的视频数据进行并串转换；所述第二数据收发模块将所述封装的视频数据发送给所述第二数据封装及解封装模块解封装之前，还将该封装的视频数据进行串并转换；

所述第一数据收发模块通过一对差分信号将并串转换后的视频数据发送出去。

3.如权利要求1所述的基于FPGA的视频数据传输系统，其特征在于，所述第一视频参数检测模块及第二视频参数检测模块还用于检测所述视频数据的扫描方式。

4.如权利要求1所述的基于FPGA的视频数据传输系统，其特征在于，所述第一数据收发模块及第二数据收发模块为高速串行收发器。

5.如权利要求1所述的基于FPGA的视频数据传输系统，其特征在于，所述第一FPGA芯片及第二FPGA芯片内部通过锁相环芯片产生各自内部各模块所需时钟信号。

6.如权利要求5所述的基于FPGA的视频数据传输系统，其特征在于，所述锁相环芯片根据所述视频格式自动更新时钟频率。

7.如权利要求1所述的基于FPGA的视频数据传输系统，其特征在于，所述第一FPGA芯片与所述第二FPGA芯片通过PCB板连接；所述第二数据收发模块通过所述PCB板接收所述第一数据收发模块发送的视频数据。

8.如权利要求1所述的基于FPGA的视频数据传输系统，其特征在于，所述第一输出视频参数及第二输出视频参数均包括输出分辨率、输出帧率及扫描方式。