CN111508447A - 一种基于fpga的光栅式裸眼3d液晶屏的图像时序控制电路 - Google Patents

一种基于fpga的光栅式裸眼3d液晶屏的图像时序控制电路 Download PDF

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Abstract

本发明提供一种基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路,包括相连接的FPGA模块及光栅式裸眼3D液晶显示屏,其特征在于:FPGA模块包含系统控制模块、图像或数据存储模块、LCD控制模块、系统顶层模块,其中,图像或数据存储模块用于存储图像或数据;系统控制模块用于产生时钟信号以及复位信号;系统顶层模块与系统控制模块通信连接,接收时钟信号以及复位信号,并发送RGB信号、时钟信号以及控制信号;LCD控制模块与图像或数据存储模块、顶层模块通信连接,LCD控制模块根据时序控制从图像或数据存储模块中读取图像或数据,并相应赋予RGB值,写入光栅式裸眼3D液晶显示屏。本发明的图像时序控制电路工作稳定可靠,具有较好的通用性。

Description

一种基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路
技术领域
本发明属于集成电路与图像处理技术领域,特别涉及一种基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路。
背景技术
裸眼3D技术具有广阔的发展和市场前景,裸眼3D液晶屏利用LCD面板显示左右眼图像来实现3D效果,其制作工艺与现有LCD液晶工艺兼容,具有较明显的成本优势。光栅式裸眼3D显示器利用人双眼具有视差的特性,其基于TFT—LCD的线光源照明原理,在屏幕形成奇偶列交错的两个显示单元,将屏幕上的视差图像分别送到左右眼中,在不佩戴眼镜等辅助设备的情况下,使左眼和右眼获得各自应该获得的图像,再通过大脑立体融合,形成立体视觉效果。
与二维显示技术不同,裸眼3D显示技术需要特别的视频图像数据处理方法,裸眼3D显示的像素重配是产业化应用的关键技术。而像素重配需要时序控制电路来准确控制帧同步、行同步和像素时钟,使图像像素准确地传输到屏幕相应位置。目前尚缺乏成熟的裸眼3D时序控制芯片,这也成为裸眼3D大规模应用的障碍。因此,设计一种稳定性高且成熟的裸眼3D时序控制电路是目前亟待解决的问题。
发明内容
本发明是为了解决上述问题而进行的,目的在于提供一种基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路。
为实现上述目的,本发明采用如下技术方案:
本发明提供一种基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路,其特征在于,包括:包括相连接的FPGA模块及光栅式裸眼3D液晶显示屏,其特征在于:FPGA模块包含系统控制模块、图像或数据存储模块、LCD控制模块、系统顶层模块,其中,图像或数据存储模块用于存储图像或数据;系统控制模块用于产生时钟信号以及复位信号;系统顶层模块与系统控制模块通信连接,接收时钟信号以及复位信号,并发送RGB信号、时钟信号以及控制信号;LCD控制模块与图像或数据存储模块、顶层模块通信连接,LCD控制模块根据时钟信号进行时序控制从图像或数据存储模块中读取图像或数据,并根据RGB信号相应赋予RGB值,根据控制信号将图像或数据写入光栅式裸眼3D液晶显示屏。
在本发明提供的基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路中,还具有这样的特征:其中,光栅式裸眼3D液晶显示屏的分辨率表示为h×v,h为横向分辨率、v为纵向分辨率,依据分辨率将光栅式裸眼3D液晶显示屏的显示区域分为左眼视图显示区域和右眼视图显示区域,左眼视图显示区域对应屏幕的奇数列像素,像素矩阵为
Figure BDA0002469715310000021
以f(i、j)表示每个像素点的颜色值,i、j分别为该像素点的横坐标、纵坐标,则左眼视图显示区域的像素矩阵P3DL表示为:
Figure BDA0002469715310000031
右眼视图显示区域对于屏幕的偶数列像素,像素矩阵为
Figure BDA0002469715310000032
列×v行,以f(i、j)表示每个像素点的颜色值,i、j分别为该像素点的横坐标、纵坐标,则右眼视图显示区域的像素矩阵P3DR表示为:
Figure BDA0002469715310000033
式(1)(2)中,n为正整数,
Figure BDA0002469715310000034
在本发明提供的基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路中,还具有这样的特征:其中,LCD控制模块从图像或数据存储模块中按照矩阵式(1)(2)的格式,按照奇数列插值的同时按照偶数列插值并作像素偏移的顺序读取图像或数据,并根据有效位的判断相应赋予RGB值,写入光栅式裸眼3D液晶显示屏。
在本发明提供的基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路中,还具有这样的特征:其中,图像或数据存储模块中存储的图像或数据是以逐列式的方式生成并且已经过语言及格式转换的文件。
在本发明提供的基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路中,还具有这样的特征:其中,图像或数据存储模块为利用FPGA芯片的M4K建立的单口只读ROM。
在本发明提供的基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路中,还具有这样的特征:其中,系统控制模块中的时钟管理功能通过PLL锁相环实现,系统控制模块中的复位功能通过D触发器和与非门组成边沿检测电路实现。
在本发明提供的基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路中,还具有这样的特征:其中,FPGA芯片为EP2C8Q208C8型号的芯片。
本发明的作用和效果:
本发明的基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路中,通过对FPGA的系统控制模块、图像或数据存储模块、LCD控制模块、系统顶层模块四个方面的逻辑设计,有效的实现了光栅式裸眼3D液晶屏的时序控制。该电路稳定性能好,可以实现精确控制,解决了目前缺乏成熟的、稳定的、精确控制的光栅式裸眼3D液晶屏的图像时序控制电路的瓶颈。同时,本发明通过FPGA完成图像和数据的正确读取与插值,实现较好的3D显示效果,为裸眼3D液晶屏的显示和时序控制提供支持。此外,本发明的技术也可用于裸眼3D广告机等,本发明的图像时序控制电路工作稳定可靠,具有较好的通用性,大大拓展了裸眼3D技术的发展和应用前景。
附图说明
图1为本发明实施例中基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路的系统框图;
图2为本发明实施例中基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路的逻辑功能图。
具体实施方式
为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解,以下实施例结合附图对本发明的基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路作具体阐述。
<实施例>
图1为本发明实施例中基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路的系统框图。
如图1所示,本实施例中基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路包括相连接的FPGA芯片1、光栅式裸眼3D液晶显示屏2、JTAG接口3、AS接口4、DISP开关5。
AS接口3用于下载AS配置模式。JTAG接口4用于下载TAG配置模式。DISP开关5用于控制屏幕显示。FPGA芯片的接口信号有:RGB像素数据信号、OUTDE信号(显示数据有效信号)、DISP信号(3D液晶屏显示开关信号,通过增加10kΩ电阻拉高)、OUTCLK信号(显示数据像素时钟信号)、CLK60信号(3D显示时钟信号)。
本实施例中光栅式裸眼3D液晶显示屏2采用分辨率为800×600的8英寸光栅式裸眼3D液晶显示屏。依据分辨率将光栅式裸眼3D液晶显示屏的显示区域分为左眼视图显示区域和右眼视图显示区域:
左眼视图显示区域对应屏幕的奇数列像素,像素矩阵为400列×600行,以f(i、j)表示屏幕每个像素点的颜色值,i、j分别为该像素点的横坐标、纵坐标,则左眼视图显示区域的像素矩阵P3DL表示为:
Figure BDA0002469715310000061
其中,n为正整数,n=1,2,3,...,400。
右眼视图显示区域对于屏幕的偶数列像素,像素矩阵为,像素矩阵为400列×600行,以f(i、j)表示屏幕每个像素点的颜色值,i、j分别为该像素点的横坐标、纵坐标,则右眼视图显示区域的像素矩阵P3DR表示为:
Figure BDA0002469715310000062
其中,n为正整数,n=1,2,3,...,400。
在本实施例中,FPGA芯片采用EP2C8Q208C8,芯片本身具有8256个逻辑资源,36个M4K RAM块,2个PLL锁相环,18个嵌入式乘法器,总RAM比特数达165888。
如图2所示,FPGA芯片内部逻辑划分为系统控制模块、图像或数据存储模块、LCD控制模块、系统顶层模块。
图像或数据存储模块为利用FPGA芯片的M4K建立的单口只读ROM。图像或数据存储模块用于存储图像或数据,其存储的图像或数据是通过软件以逐列式的方式生成,并且已经过语言及格式转换的文件,例如图像或数据的长宽像素为128×128,则生成的十六进制文件转换为mif文件时选择128bit data,以便于后续在LCD控制模块读取数据时只需关注列像素的变化,将图像或数据图像或数据正确写入光栅式裸眼3D液晶显示屏。
系统控制模块用于产生时钟信号以及复位信号。系统控制模块中的时钟管理功能通过PLL锁相环实现,FPGA芯片外部输入时钟为50MHz,而LCD控制模块的OUTCLK为40MHz,用于光栅式裸眼3D液晶显示屏的60Hz则是通过60MHz进行一万分频产生,因此在FPGA芯片中系统控制模块中通过PLL锁相环使得该模块具有时钟管理功能,产生40MHz和60MHz的2个时钟信号。系统控制模块中的复位功能通过D触发器和与非门组成边沿检测电路实现,确保复位信号的稳定。
系统顶层模块与系统控制模块通信连接,接收上述2个时钟信号以及复位信号,并发送RGB信号、时钟信号(CLK)以及控制信号。
LCD控制模块与图像或数据存储模块、顶层模块通信连接。LCD控制模块从图像或数据存储模块中按照奇数列插值的同时按照偶数列插值并作像素偏移的顺序读取图像或数据,并根据有效位的判断相应赋予RGB值,以式(1)(2)矩阵格式写入光栅式裸眼3D液晶显示屏。
本实施例的基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路通过对FPGA的系统控制模块、图像或数据存储模块、LCD控制模块、系统顶层模块四个方面的逻辑设计,有效的实现了光栅式裸眼3D液晶屏的时序控制。
上述实施方式为本发明的具体案例,并不用来限制本发明的保护范围。凡在本发明的精神和原则之内所作的任何修改、等同替换、改进等,均包含在本发明的保护范围内。

Claims (7)

1.一种基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路,包括相连接的FPGA模块及光栅式裸眼3D液晶显示屏,其特征在于:所述FPGA模块包含系统控制模块、图像或数据存储模块、LCD控制模块、系统顶层模块,
其中,所述图像或数据存储模块用于存储图像或数据;
所述系统控制模块用于产生时钟信号以及复位信号;
所述系统顶层模块与所述系统控制模块通信连接,接收所述时钟信号以及所述复位信号,并发送RGB信号、时钟信号以及控制信号;
所述LCD控制模块与图像或数据存储模块、所述顶层模块通信连接,所述LCD控制模块根据时钟信号进行时序控制从所述图像或数据存储模块中读取图像或数据,并根据RGB信号相应赋予RGB值,根据控制信号将图像或数据写入所述光栅式裸眼3D液晶显示屏。
2.如权利要求1所述的基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路,其特征在于:
其中,所述光栅式裸眼3D液晶显示屏的分辨率表示为h×v,h为横向分辨率、v为纵向分辨率,
依据分辨率将所述光栅式裸眼3D液晶显示屏的显示区域分为左眼视图显示区域和右眼视图显示区域,
所述左眼视图显示区域对应屏幕的奇数列像素,像素矩阵为
Figure FDA0002469715300000011
列×v行,以f(i、j)表示每个像素点的颜色值,i、j分别为该像素点的横坐标、纵坐标,则所述左眼视图显示区域的像素矩阵P3DL表示为:
Figure FDA0002469715300000021
所述右眼视图显示区域对于屏幕的偶数列像素,像素矩阵为
Figure FDA0002469715300000022
列×v行,以f(i、j)表示每个像素点的颜色值,i、j分别为该像素点的横坐标、纵坐标,则所述右眼视图显示区域的像素矩阵P3DR表示为:
Figure FDA0002469715300000023
式(1)(2)中,n为正整数,
Figure FDA0002469715300000024
3.如权利要求2所述的基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路,其特征在于:
其中,所述LCD控制模块从所述图像或数据存储模块中按照矩阵式(1)(2)的格式,按照奇数列插值的同时按照偶数列插值并作像素偏移的顺序读取图像或数据,并根据有效位的判断相应赋予RGB值,写入所述光栅式裸眼3D液晶显示屏。
4.如权利要求3所述的基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路,其特征在于:
其中,所述图像或数据存储模块中存储的图像或数据是以逐列式的方式生成并且已经过语言及格式转换的文件。
5.如权利要求1所述的基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路,其特征在于:
其中,所述图像或数据存储模块为利用FPGA芯片的M4K建立的单口只读ROM。
6.如权利要求1所述的基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路,其特征在于:
其中,所述系统控制模块中的时钟管理功能通过PLL锁相环实现,
所述系统控制模块中的复位功能通过D触发器和与非门组成边沿检测电路实现。
7.如权利要求5或6所述的基于FPGA的光栅式裸眼3D液晶屏的图像时序控制电路,其特征在于:
其中,所述FPGA芯片为EP2C8Q208C8型号的芯片。
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