CN104810052A - 非易失存储器装置以及用于非易失存储器装置的方法 - Google Patents

非易失存储器装置以及用于非易失存储器装置的方法 Download PDF

Info

Publication number
CN104810052A
CN104810052A CN201410534212.8A CN201410534212A CN104810052A CN 104810052 A CN104810052 A CN 104810052A CN 201410534212 A CN201410534212 A CN 201410534212A CN 104810052 A CN104810052 A CN 104810052A
Authority
CN
China
Prior art keywords
value
volatile memory
value data
data
memory devices
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410534212.8A
Other languages
English (en)
Other versions
CN104810052B (zh
Inventor
尼尔·塔莎
瓦勒利·特波
郑展为
波尔兹·塔巴克尼克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Publication of CN104810052A publication Critical patent/CN104810052A/zh
Application granted granted Critical
Publication of CN104810052B publication Critical patent/CN104810052B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
    • G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
    • G06F12/1433—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block for a module or a part of a module

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Storage Device Security (AREA)

Abstract

本发明公开了一种非易失存储器装置以及用于非易失存储器装置的方法。其中，NVM装置包括NVM阵列以及控制逻辑。NVM阵列用来储存数据。控制逻辑接收储存于NVM装置的多个数据数值，且将接收到的该些数据数值中至少一些数据数值写入至NVM阵列，且同时地写入至少一些数据数值的多个互补数值。

Description

非易失存储器装置以及用于非易失存储器装置的方法
技术领域
本发明是有关于一种数据安全，特别是有关于一种非易失存储器装置以及用于非易失存储器装置的方法，用以减轻在存储器装置上的侧通道攻击(side-channel attack)。
背景技术
目前已发展各种技术(例如，侧通道攻击)从电子装置撷取信息。这种攻击一般是由未经过授权的一方来执行，以存取储存在该装置中机密信息。侧通道攻击是利用电子装置在逻辑元件的转态期间的消耗能量。这些攻击是利用非侵入的方式来量测电子信号以及/或由装置所发出的辐射来撷取信息，而不需电性接触传载信息的装置。
目前刚要开始尝试发展可在电子装置实施的技术，其可保护机密信息使其不被侧通道攻击方法来被未授权的存取。这类型的技术已在Shen-Or等人提出的PCT国际公开号WO 2013/035006的参考数据中叙述，其揭露在此做为参考文件。这参考数据叙述了一种数据转移的方法，其包括撷取一控制信号，以触发机密数值转移到一电路的一元件。根据此控制信号，一冗余数值以及该机密数值接续地崁入至该电路的该元件中。
由本专利申请案所参考的文件将被视为本申请案的不可缺的一部分，除了在某种程度上这些参考文件中所定义的任何条件与本说明书中明确或暗示的定义相抵触时，应只考虑本说明书中的定义。
发明内容
本发明提供一种非易失存储器(non-volatile memory，NVM)装置。NVM装置包括NVM阵列以及控制逻辑。NVM阵列用来储存数据。控制逻辑接收储存于NVM装置的多个数据数值，且将接收到的该些数据数值中至少一些数据数值写入至NVM阵列，且同时地写入至少一些数据数值的多个互补数值。
在一些实施例中，控制逻辑包括一反向器，其用来产生至少一些数据数值的该些互补数值。在另一些实施例中，反向器将至少一些数据数值的该些互补数值输出至电流槽。而在另一实施例中，反向器将至少一些数据数值的该些互补数值输出至仿真NVM存储单元。
在一实施例中，控制器将该些数据数值写入至NVM阵列的一第一区段，且控制逻辑将至少一些数据数值的该些互补数值写入至NVM阵列的第二区段。第二区段不同于第一区段。
在另一实施例中，第一区段以及第二区段具有相等的容量。在又一实施例中，控制逻辑包括逻辑门，其用来对储存在第一区段中的特定数据数值与储存在第二区段中的一互补数值执行比较操作。
在一些实施例中，当比较操作回报正数值时，逻辑门传送指示该特定数据数值为有效的输出信号。在另一些实施例中，当比较操作回报负数值时，逻辑门提供警讯。在另一些实施例中，NVM阵列包括主要阵列以及冗余阵列。主要阵列具有第一储存容量且储存该些数据数值。冗余阵列具有第二储存容量且储存至少一些数据数值的该些互补数值。第二储存容量不同于第一储存容量。
本发明又提供一种NVM装置。此NVM装置包括NVM阵列以及控制逻辑。NVM阵列用来储存数据。控制逻辑接收储存于NVM装置的多个数据数值，且将接收到的该些数据数值中至少一些数据数值或是至少一些数据数值的多个互补数值写入至NVM阵列。
本发明另提供一种用于NVM装置的方法。此NVM装置包括NVM阵列。此方法包括以下步骤：在NVM存储器装置中，接收储存于NVM阵列的多个数据数值；将接收到的该些数据数值中至少一些数据数值写入至NVM阵列；以及同时地写入至少一些数据数值的多个互补数值。
本发明的非易失存储器装置以及用于非易失存储器装置的方法提供了新的方法与电路，其能来减少NVM装置对于侧通道攻击的易受攻击性。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1表示根据本发明一实施例，能抵抗侧通道攻击的非易失存储器(non-volatilememory，NVM)装置的架构。
图2～图6表示根据本发明实施例，在NVM装置中对抗侧通道攻击的保护架构示意图。
附图标号说明：
20～主机；
22～非易失存储器(NVM)装置；
24～电源供应单元(PSU)；
25～电源线；
26～控制逻辑；
28～非易失存储器(NVM)阵列；
30～信号；
31～侧通道攻击分析器；
32～原始数据；
34～1ST区段；
36～数据数值；
38～反向器；
40～2ND区段；
42～互补数据；
44～互斥或门(XOR)
46～数据；
48～主要阵列；
50～冗余阵列；
52～主要阵列；
54～电流槽；
56～仿真NVM存储单元；
58～选择器。
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
一般而言，电子装置消耗功率是在操作期间中，主要是在非易失存储器(non-volatile memory，NVM)装置内逻辑元件的转态期间中(举例来说，在存储器编程由“0”变“1”(例如抹除)或由“1”变“0”(例如写入)的期间中)。此功率消耗是侧通道漏电流信号的来源，这可能会被未经授权的一方通过称为侧通道攻击的程序来使用，以存取储存在该装置的机密信息。
基于这个原理，攻击者可在一电路元件在一已知状态(例如所有的位＝0，或者由还原工程所决定的一预设值)与一未知状态(在此未知状态下该元件保持一机密数值)之间转变时，量测功率消耗或发出的辐射。举例来说，这些攻击可通过采取软件的控制、执行硬件重置、或是电源噪音攻击(power glitches)的应用来实现。在这样的运作下，因为存储器元件的机密数值不同于保持的已知数值的对应位，因为侧通道漏电流信号通常是发出自所有转态的存储器元件(例如：位)，而位中机密数值没有改变者，则没有发出信号。因此，感测这些信号让攻击者能通过与已知数值的比较来推断出机密数值。
此处所叙述的本发明的实施例提供了新的方法与电路，其能来减少NVM装置(例如快闪存储器)对于侧通道攻击的易受攻击性。
在本领域已知的快闪存储器装置中，当抹除时存储单元(位)被设定为逻辑“1”。写入时一快闪存储单元则将其数值改变为“0”。因此，当将一二进位字元写入至一快闪存储单元阵列时，只有为“0”的位实际被写入。写入“0”因此引发电流，而写入“1”(位没有改变)则不会引发电流。由于引发的供应电流将会随着被写入的“0”位的数量而改变，写入操作在侧通道分析方面因此有漏洞。攻击者可以量测此电流，且使用其来辨认写入至此存储器的机密数字。
为了阻止这种类型的攻击，本发明所揭露的实施例通过移动写入电流的位准来打乱写入至存储器的数值。换句话说，这些实施例是修改NVM装置的功能，使得在不论是写入“0”或“1”的情况下，每一位引起几乎相同的电流。写入“0”的操作将修改在存储器中的目标位，而写入“1”的操作则造成一互补位写入至一辅助存储位置或者是造成一互补位通过为了此目的提供的电流路径而补入。因此，写入数值“b’00000000”以及“b’11111111”或是其他二进位字元将会引起几乎一样的电流。
在另一实施例中，对于每一为了储存而接收到的数据数值而言，存储器装置的控制逻辑可用来写入数据数值本身或者其互补，而不是写入每一数据两次(包括每一位以及其互补)。至于是写入原来数值或是其互补数值，可随机决定，或者是根据伪随机型样(pseudo-random pattern)来决定。在此实施例中，每一位组或者每一字元加入1-2个控制位，以指示其储存位置是维持原来或是互补的数据数值(两位-“01”与“10”-可用来扰乱将决定互补数据是“1”或“0”的统计分析)。本实施例可以降低成本，却可能提供比先前实施例还要良好的保护。
系统说明：
图1是表示根据本发明一实施例，能抵抗侧通道攻击的非易失存储器(NVM)装置22的架构。
NVM装置22包括一或多个快闪存储器28，在此也称为NVM阵列28，其用来将数据储存在其存储单元。NVM装置22也包括控制逻辑26，其接收来自主机20且将被储存的数据编程至NVM阵列28。此外，控制逻辑26也根据主机20所传送的指令来读取或抹除来自NVM阵列28的已储存数据。在写入与抹除操作期间，存储单元在写入时将其数值由“1”改变为“0”，且在抹除后将其数值由“0”改变为“1”。
NVM装置22通过连接至电源供应单元(power supply unit，PSU)24与NVM装置22的电源线25接收来自PSU 24的电源。一般而言，NVM阵列28消耗功率，且因此主要在逻辑元件的转态期间(即是，其数值由“0”转变为“1”或由“1”转变为“0”)中，可能发射信号30，例如辐射。这种功率消耗是侧通道信号的来源。
图1中的侧通道攻击使用侧通道攻击分析器31量测与分析功率以及/或来自电源线25(或来自与电源线25连接的一或多个元件)的发射信号30。
控制逻辑26通常包括一般用途处理器，其以软件来编程以完成此处所述的功能。此软件可能是通过网络以电子型态下载至此处理器，或者，举例来说，此软件可能是由非暂态具体介质(例如磁性、光学、或电子存储器)所提供以及/或储存。
图2是表示根据本发明一实施例，在NVM装置22中对抗侧通道攻击的保护架构示意图。在一实施例中，控制逻辑26接收将被写入至NVM阵列28的数据数值。控制逻辑26将原始数据32写入至NVM阵列28的一区域，该区域包括给定的储存容量，以1ST区段34来表示。控制逻辑26也通过反向器38同时地传送数据32的一组互补数据。此互补数据写入至NVM阵列28的一辅助区域，该区域包括给定的储存容量，以2ND区段40来表示，其包括的储存容量相似于或不同于1ST区段34中给定的储存容量。在此实施例中，每一位同时地写入两次-一次是以其原始型态写入至1ST区段34，而另一次是以互补型态写入至2ND区段40。因此，不论在数据数值中的“1”与“0”的数量有多少，由NVM装置22所引起的电流实质上没有变化。因此，回来参阅图1，由箭头30所标示的信号实质上相同，如此一来击退了任何的侧通道攻击。
在另一实施例中，在读出时间，可通过使用互斥或(XOR)门44来比较储存在2ND区段40的互补数据42以及储存在1ST区段34的数据数值36，以检查数据的有效性。XOR门44接收两个输入位(一位来自数据数值36，另一位来自数据42)且输出单一逻辑数值“1”或“0”。假使此两输入位相同，则XOR门44回报一负数值(例如“0”)，这表示数据无效且发布警讯给NVM装置22。相反地，假使此两输入位具有不同的数值(一位具有数值“0”，而另一位具有数值“1”)，接着XOR门44回报一正数值(例如“1”)，且传送确认此数据为有效的输出信号。
此比较操作对于每一对位执行一次，一位来自数据数值36，而另一位来自数据42。举例来说，假使数据数值36的一特定位设定为逻辑“1”(抹除)，由于反向器38的操作，与其成对的位则应设定为逻辑“1”(写入)。在此情况下，监控互补数据的XOR门44则在数据46上输出数值“1”，这表示数据为有效的。在数据数值36与数据42设定为具有相同数值(例如“0”)时，XOR门44则输出数值“0”，这表示数据不是有效的。
在又一实施例中，数据可随机地从“1ST区段”或“2ND区段40”读出，以阻碍NVM阵列28的其他类型的控制。
在另一实施例中，可实施图2的写入架构以便阻碍可辨别NVM阵列的未使用区域的进一步分析。举例来说，虽然在图2中NVM阵列28的特定的固定区域是分配来写入数据数值以及其互补数值，但是用来写入互补数据的位置可二者择一地分布在阵列的不同部分，而不是在指定位置，例如2ND区段40，且在NVM装置2操作期间可改变用来写入互补数据的位置。
图3是表示根据本发明另一实施例，在NVM装置22中对抗侧通道攻击的保护架构示意图。在图3的架构中，NVM阵列被划分成主要阵列48以及冗余阵列50。除了控制逻辑26将数据的互补数值写入至冗余阵列50而不是实际上使用来储存与(可能)放置的阵列以外，图3所实施的架构相同于图2的架构。
在一实施例中，控制逻辑26将原始数据32写入至主要阵列48，且同时地，数据32通过反向器38，其将数据32的每一位反向成为其互补位，且将互补数据写入至冗余阵列50。与图2所示的实施例比较起来，此架构对于NVM阵列28实际所使用以及消耗的存储区域更为节省面积。
图4是表示根据本发明又一实施例，在NVM装置22中对抗侧通道攻击的保护架构示意图。在一实施例中，控制逻辑26扰乱数据32以防止可能的侧通道攻击，相对于现有装置而言完全不需使用任何额外的存储器。在此实施例中，原始数据32的每一位写入至主要阵列52，而反向器38产生一系列的互补数据，其驱动电流槽54，例如电子电阻器。此技术省去了存储器容量以及编程管理，但是需要一个电流槽装置。
图5是表示根据本发明一实施例，在NVM装置22中对抗侧通道攻击的保护架构示意图。在一些实施例中，控制逻辑26同时地将原始数据32写入至主要阵列32以及反向器38，而反向器38将数据32的每一位反向后产生图2～图4中所叙述的互补数据组。在此实施例中，互补数据写入至一仿真NVM存储单元56，此仿真存储单元56是可模仿主要阵列52的行为与电流消耗的一电路元件(此电路元件在此技术领域中为已知)。
图6是表示根据本发明另一实施例，在NVM装置22中对抗侧通道攻击的保护架构示意图。
在此实施例中，NVM装置22包括选择器58。此选择器58可以是控制逻辑26的一部分，或者是介于控制逻辑26与主要阵列52之间的独立实体。选择器58接收成对的数据组:原始数据组以及互补数据组。对于每一对而言，控制逻辑26命令选择器58应选择哪一成对以传送至主要阵列52。
举例来说，对于包括6对位组的特定数据组而言，以下的位组被选择器58所选择并传送至主要阵列52：第一位组(例如32位)来自原始数据组，居后的三个位组来自互补数据组，以及第五与六位组来自原始数据组。在此实施例中，侧通道攻击分析器31接收信号30，但是由于特定数据组中部分位组是原始的而其他是反向的，使得侧通道攻击分析器31无法推断出机密数值。
是否写入原始数值或互补数值的决定可随机决定，或者是根据伪随机型样来决定。在此实施例中，每一位组或者每一字元加入1-2个控制位，以指示其储存位置是维持原来或是互补的数据数值(两位-“01”与“10”-可用来扰乱将决定互补数据是“1”或“0”的统计分析)。本实施例可以降低成本，却可能提供比先前实施例还要良好的保护。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求范围所界定者为准。

Claims (22)

1.一种非易失存储器装置，其特征在于，包括：
一NVM阵列，储存数据；以及
控制逻辑，接收储存于所述非易失存储器装置的多个数据数值，且将接收到的所述数据数值中至少一些数据数值写入至所述NVM阵列，且同时地写入所述至少一些数据数值的多个互补数值。
2.如权利要求1所述的非易失存储器装置，其特征在于，所述控制逻辑包括一反向器，产生所述至少一些数据数值的所述互补数值。
3.如权利要求2所述的非易失存储器装置，其特征在于，所述反向器将所述至少一些数据数值的所述互补数值输出至一电流槽。
4.如权利要求2所述的非易失存储器装置，其特征在于，所述反向器将所述至少一些数据数值的所述互补数值输出至一仿真NVM存储单元。
5.如权利要求1所述的非易失存储器装置，其特征在于，所述控制器将所述数据数值写入至所述NVM阵列的一第一区段，且所述控制逻辑将所述至少一些数据数值的所述互补数值写入至所述NVM阵列的一第二区段，且所述第二区段不同于所述第一区段。
6.如权利要求5所述的非易失存储器装置，其特征在于，所述第一区段以及所述第二区段具有相等的容量。
7.如权利要求5所述的非易失存储器装置，其特征在于，所述控制逻辑包括一逻辑门，对储存在所述第一区段中的一特定数据数值与储存在所述第二区段中的一互补数值执行一比较操作。
8.如权利要求7所述的非易失存储器装置，其特征在于，所述逻辑门传送一输出信号，且当所述比较操作回报一正数值时，所述输出信号指示所述特定数据数值为有效的。
9.如权利要求1所述的非易失存储器装置，其特征在于，当所述比较操作回报一负数值时，所述逻辑门提供一警讯。
10.如权利要求1所述的非易失存储器装置，其特征在于，所述NVM阵列包括：
一主要阵列，具有一第一储存容量且储存所述数据数值；以及
一冗余阵列，具有一第二储存容量且储存所述至少一些数据数值的所述互补数值；
其中，所述第二储存容量不同于所述第一储存容量。
11.一种非易失存储器装置，其特征在于，包括：
一NVM阵列，储存数据；以及
控制逻辑，接收储存于所述非易失存储器装置的多个数据数值，且将接收到的所述数据数值中至少一些数据数值或是所述至少一些数据数值的多个互补数值写入至所述NVM阵列。
12.一种用于非易失存储器装置的方法，其特征在于，包括：
在其包括用来储存数据的一NVM阵列的所述NVM存储器装置中，接收储存于所述NVM阵列的多个数据数值；
将接收到的所述数据数值中至少一些数据数值写入至所述NVM阵列；以及
同时地写入所述至少一些数据数值的多个互补数值。
13.如权利要求12所述的用于非易失存储器装置的方法，其特征在于，更包括：
使用一反向器来产生所述至少一些数据数值的所述互补数值。
14.如权利要求13所述的用于非易失存储器装置的方法，其特征在于，所述反向器将所述至少一些数据数值的所述互补数值输出至一电流槽。
15.如权利要求13所述的用于非易失存储器装置的方法，其特征在于，所述反向器将所述至少一些数据数值的所述互补数值输出至一仿真NVM存储单元。
16.如权利要求12所述的用于非易失存储器装置的方法，其特征在于，写入所述至少一些数据数值的步骤包括：
所述数据数值写入至所述NVM阵列的一第一区段；以及
其中，写入所述至少一些数据数值的所述互补数值的步骤包括：
所述控制逻辑将所述至少一些数据数值的所述互补数值写入至所述NVM阵列的一第二区段，其中，所述第二区段不同于所述第一区段。
17.如权利要求16所述的用于非易失存储器装置的方法，其特征在于，所述第一区段以及所述第二区段具有相等的容量。
18.如权利要求16所述的用于非易失存储器装置的方法，其特征在于，更包括：
对储存在所述第一区段中的一特定数据数值与储存在所述第二区段动中的一互补数值执行一比较操作。
19.如权利要求18所述的用于非易失存储器装置的方法，其特征在于，执行所述比较操作的步骤包括：
当所述比较操作回报一正数值时，传送指示所述特定数据数值为有效的一输出信号。
20.如权利要求18所述的用于非易失存储器装置的方法，其特征在于，执行所述比较操作的步骤包括：
当所述比较操作回报一负数值时，提供一警讯。
21.如权利要求12所述的非用于非易失存储器装置的方法，其特征在于，所述NVM阵列包括：
一主要阵列，具有一第一储存容量且储存所述数据数值；以及
一冗余阵列，具有一第二储存容量且储存所述至少一些数据数值的所述互补数值；
其中，所述第二储存容量不同于所述第一储存容量。
22.一种用于非易失存储器装置的方法，其特征在于，包括：
在其包括用来储存数据的一NVM阵列的所述NVM存储器装置中，接收储存于所述NVM阵列的多个数据数值；
一NVM阵列，储存数据；以及
将接收到的所述数据数值中至少一些数据数值或是所述至少一些数据数值的多个互补数值写入至所述NVM阵列。
CN201410534212.8A 2013-10-11 2014-10-11 非易失存储器装置以及用于非易失存储器装置的方法 Active CN104810052B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201361889539P 2013-10-11 2013-10-11
US61/889,539 2013-10-11

Publications (2)

Publication Number Publication Date
CN104810052A true CN104810052A (zh) 2015-07-29
CN104810052B CN104810052B (zh) 2018-07-13

Family

ID=52809530

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410534212.8A Active CN104810052B (zh) 2013-10-11 2014-10-11 非易失存储器装置以及用于非易失存储器装置的方法

Country Status (3)

Country Link
US (1) US9343162B2 (zh)
CN (1) CN104810052B (zh)
TW (1) TWI537950B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL234956A (en) 2014-10-02 2017-10-31 Kaluzhny Uri Data bus protection with enhanced key entropy
US10019571B2 (en) 2016-03-13 2018-07-10 Winbond Electronics Corporation Protection from side-channel attacks by varying clock delays
US10200192B2 (en) 2017-04-19 2019-02-05 Seagate Technology Llc Secure execution environment clock frequency hopping
US10459477B2 (en) 2017-04-19 2019-10-29 Seagate Technology Llc Computing system with power variation attack countermeasures
US10270586B2 (en) 2017-04-25 2019-04-23 Seagate Technology Llc Random time generated interrupts in a cryptographic hardware pipeline circuit
US10771236B2 (en) 2017-05-03 2020-09-08 Seagate Technology Llc Defending against a side-channel information attack in a data storage device
US10511433B2 (en) 2017-05-03 2019-12-17 Seagate Technology Llc Timing attack protection in a cryptographic processing system
US10318438B1 (en) * 2017-12-07 2019-06-11 Nuvoton Technology Corporation Secure memory access using memory read restriction
CN111630598B (zh) * 2018-01-23 2023-04-11 新唐科技日本株式会社 非易失性存储装置以及其写入方法
US11308239B2 (en) 2018-03-30 2022-04-19 Seagate Technology Llc Jitter attack protection circuit
JP6832375B2 (ja) * 2019-02-25 2021-02-24 ウィンボンド エレクトロニクス コーポレーション 半導体集積回路をリバースエンジニアリングから保護する方法
US11328752B2 (en) 2020-05-20 2022-05-10 Silicon Storage Technology, Inc. Self-timed sensing architecture for a non-volatile memory system

Family Cites Families (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4521853A (en) 1982-06-30 1985-06-04 Texas Instruments Incorporated Secure microprocessor/microcomputer with secured memory
US5208778A (en) * 1988-11-16 1993-05-04 Mitsubishi Denki Kabushiki Kaisha Dynamic-type semiconductor memory device operable in test mode and method of testing functions thereof
US5671283A (en) 1995-06-08 1997-09-23 Wave Systems Corp. Secure communication system with cross linked cryptographic codes
CN100423041C (zh) 2000-01-21 2008-10-01 索尼公司 数据处理设备和数据处理方法
KR100385228B1 (ko) * 2001-04-18 2003-05-27 삼성전자주식회사 불휘발성 메모리를 프로그램하는 방법 및 장치
US6976136B2 (en) 2001-05-07 2005-12-13 National Semiconductor Corporation Flash memory protection scheme for secured shared BIOS implementation in personal computers with an embedded controller
US6760918B2 (en) 2001-06-29 2004-07-06 Scientific-Atlanta, Inc. Method and apparatus for recordable media content distribution
US7490250B2 (en) 2001-10-26 2009-02-10 Lenovo (Singapore) Pte Ltd. Method and system for detecting a tamper event in a trusted computing environment
US7024555B2 (en) 2001-11-01 2006-04-04 Intel Corporation Apparatus and method for unilaterally loading a secure operating system within a multiprocessor environment
US7137004B2 (en) 2001-11-16 2006-11-14 Microsoft Corporation Manifest-based trusted agent management in a trusted operating system environment
US6768943B2 (en) 2002-04-18 2004-07-27 Aviation Communication & Surveillance Systems, Llc System and method using environment memory having signatures
JP2004079138A (ja) * 2002-08-22 2004-03-11 Renesas Technology Corp 不揮発性半導体記憶装置
US7248696B2 (en) 2002-09-12 2007-07-24 International Business Machines Corporation Dynamic system bus encryption using improved differential transitional encoding
WO2004031966A1 (ja) * 2002-10-02 2004-04-15 Matsushita Electric Industrial Co., Ltd. 不揮発性記憶装置の制御方法
US7194626B2 (en) 2002-11-21 2007-03-20 International Business Machines Corporation Hardware-based secure code authentication
US8140824B2 (en) 2002-11-21 2012-03-20 International Business Machines Corporation Secure code authentication
US7269747B2 (en) 2003-04-10 2007-09-11 Lenovo (Singapore) Pte. Ltd. Physical presence determination in a trusted platform
JP4278438B2 (ja) * 2003-05-27 2009-06-17 三洋電機株式会社 不揮発性半導体記憶装置及びその制御方法
US6965521B2 (en) 2003-07-31 2005-11-15 Bae Systems, Information And Electronics Systems Integration, Inc. Read/write circuit for accessing chalcogenide non-volatile memory cells
US7533262B2 (en) 2003-08-01 2009-05-12 Microsoft Corporation Media data protection
US7421076B2 (en) 2003-09-17 2008-09-02 Analog Devices, Inc. Advanced encryption standard (AES) engine with real time S-box generation
US20050114687A1 (en) 2003-11-21 2005-05-26 Zimmer Vincent J. Methods and apparatus to provide protection for firmware resources
ATE522994T1 (de) 2004-07-05 2011-09-15 Abb Research Ltd Authentifizierung von kurznachrichten.
WO2006014554A2 (en) 2004-07-07 2006-02-09 University Of Maryland Method and system for monitoring system memory integrity
US20060026418A1 (en) 2004-07-29 2006-02-02 International Business Machines Corporation Method, apparatus, and product for providing a multi-tiered trust architecture
US7484099B2 (en) 2004-07-29 2009-01-27 International Business Machines Corporation Method, apparatus, and product for asserting physical presence with a trusted platform module in a hypervisor environment
US20060107054A1 (en) 2004-11-16 2006-05-18 Young David W Method, apparatus and system to authenticate chipset patches with cryptographic signatures
JP4537908B2 (ja) 2005-03-29 2010-09-08 株式会社東芝 プロセッサ、メモリ、コンピュータシステムおよびシステムｌｓｉ
FR2885709A1 (fr) 2005-05-10 2006-11-17 St Microelectronics Sa Controle d'integrite d'une memoire externe a un processeur
US8041032B2 (en) 2005-08-19 2011-10-18 Cardiac Pacemakers, Inc. Symmetric key encryption system with synchronously updating expanded key
US8452981B1 (en) 2006-03-01 2013-05-28 Nvidia Corporation Method for author verification and software authorization
US8997255B2 (en) 2006-07-31 2015-03-31 Inside Secure Verifying data integrity in a data storage device
US20080155273A1 (en) 2006-12-21 2008-06-26 Texas Instruments, Inc. Automatic Bus Encryption And Decryption
US7882365B2 (en) 2006-12-22 2011-02-01 Spansion Llc Systems and methods for distinguishing between actual data and erased/blank memory with regard to encrypted data
US7836269B2 (en) 2006-12-29 2010-11-16 Spansion Llc Systems and methods for access violation management of secured memory
US8781111B2 (en) 2007-07-05 2014-07-15 Broadcom Corporation System and methods for side-channel attack prevention
US7739565B1 (en) 2007-07-19 2010-06-15 Xilinx, Inc. Detecting corruption of configuration data of a programmable logic device
KR101321472B1 (ko) * 2007-07-23 2013-10-25 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 프로그램 방법
US8578179B2 (en) 2007-10-19 2013-11-05 Samsung Electronics Co., Ltd Safe command execution and error recovery for storage devices
US8549246B2 (en) 2008-04-30 2013-10-01 Micron Technology, Inc. SPI NAND protected mode entry methodology
US7826271B2 (en) * 2008-06-12 2010-11-02 Sandisk Corporation Nonvolatile memory with index programming and reduced verify
JP4620146B2 (ja) 2008-07-18 2011-01-26 株式会社東芝 情報処理装置及び認証方法
EP2166696B1 (fr) 2008-08-27 2016-10-05 STMicroelectronics (Rousset) SAS Protection de l'intégrité de données chiffrées en utilisant un état intermédiare de chiffrement pour générer une signature
US20100098247A1 (en) 2008-10-20 2010-04-22 Nokia Corporation Method, Apparatus And Computer Program Product For Generating An Encryption Key And An Authentication Code Key Utilizing A Generic Key Counter
US9117094B2 (en) 2008-10-29 2015-08-25 Microsoft Technology Licensing, Llc Data location obfuscation
US7881094B2 (en) * 2008-11-12 2011-02-01 Seagate Technology Llc Voltage reference generation for resistive sense memory cells
TWI393143B (zh) 2008-12-05 2013-04-11 Phison Electronics Corp 快閃記憶體儲存系統及其控制器與防資料竄改方法
US8649509B2 (en) 2008-12-18 2014-02-11 At&T Intellectual Property I, L.P. Systems and computer program products for generating and verifying randomized hash values
US8429513B2 (en) 2009-07-02 2013-04-23 Stmicroelectronics (Research & Development) Limited Loading secure code into a memory
US8756439B1 (en) 2009-08-28 2014-06-17 Physical Optics Corporation Encryption key management for secured access
US8225182B2 (en) 2009-10-04 2012-07-17 Mellanox Technologies Ltd. Processing of block and transaction signatures
CA2780643C (en) 2009-11-25 2017-03-21 Aclara RF Systems Inc. Cryptographically secure authentication device, system and method
TWI436372B (zh) 2010-01-28 2014-05-01 Phison Electronics Corp 快閃記憶體儲存系統及其控制器與防資料竄改方法
EP2388730A1 (en) 2010-05-17 2011-11-23 Nagravision S.A. Method for generating software code
US20110285421A1 (en) 2010-05-24 2011-11-24 Alexander Roger Deas Synchronous logic system secured against side-channel attack
US8427194B2 (en) 2010-05-24 2013-04-23 Alexander Roger Deas Logic system with resistance to side-channel attack by exhibiting a closed clock-data eye diagram
US8904190B2 (en) 2010-10-20 2014-12-02 Advanced Micro Devices, Inc. Method and apparatus including architecture for protecting sensitive code and data
KR101792868B1 (ko) * 2010-11-25 2017-11-02 삼성전자주식회사 플래시 메모리 장치 및 그것의 읽기 방법
GB2487901B (en) 2011-02-03 2019-12-04 Advanced Risc Mach Ltd Power signature obfuscation
US8745408B2 (en) 2011-04-08 2014-06-03 Infineon Technologies Ag Instruction encryption/decryption arrangement and method with iterative encryption/decryption key update
US8699712B2 (en) 2011-09-02 2014-04-15 Blackberry Limited Randomization of plain text for GSM SACCH
GB2494731B (en) 2011-09-06 2013-11-20 Nds Ltd Preventing data extraction by sidechannel attack
US8832455B1 (en) 2011-09-21 2014-09-09 Google Inc. Verified boot path retry
US9304944B2 (en) 2012-03-29 2016-04-05 Broadcom Corporation Secure memory access controller
EP2858006A4 (en) 2012-05-25 2015-12-23 Toshiba Kk MEMORY DEVICE AND MEMORY SYSTEM
US8650398B2 (en) 2012-06-14 2014-02-11 Kabushiki Kaisha Toshiba Device authentication using restricted memory
US8751814B2 (en) 2012-06-14 2014-06-10 Kabushiki Kaisha Toshiba Device
US9703945B2 (en) 2012-09-19 2017-07-11 Winbond Electronics Corporation Secured computing system with asynchronous authentication
US20140281564A1 (en) 2013-03-13 2014-09-18 Kabushiki Kaisha Toshiba Method of authenticating access to memory device

Also Published As

Publication number Publication date
TW201514992A (zh) 2015-04-16
TWI537950B (zh) 2016-06-11
CN104810052B (zh) 2018-07-13
US9343162B2 (en) 2016-05-17
US20150103598A1 (en) 2015-04-16

Similar Documents

Publication Publication Date Title
CN104810052A (zh) 非易失存储器装置以及用于非易失存储器装置的方法
US11121853B2 (en) Techniques for preventing memory timing attacks
CN103578550B (zh) 产生随机数的存储系统与产生随机数的方法
US7788506B2 (en) Method and device for protecting a memory against attacks by error injection
KR101977733B1 (ko) 오류 기반 공격의 검출 방법
US10310772B2 (en) Memory control method and memory control apparatus
US8874934B2 (en) Nonvolatile memory device and operating method
JP2009505266A (ja) 不揮発性メモリモジュールを有する回路装置、およびこの不揮発性メモリモジュールに対する攻撃を記録する方法
KR20100099961A (ko) 불휘발성 메모리 장치 및 그 동작 방법
CN102184366B (zh) 基于SoC芯片外部程序安全访问控制系统及控制方法
KR20090043823A (ko) 외부 공격을 감지할 수 있는 메모리 시스템
US20100132047A1 (en) Systems and methods for tamper resistant memory devices
CN102184365A (zh) 基于SoC芯片外部数据安全存储架构及存取控制方法
CN103164789A (zh) 一种带安全校验的debug电路结构及其实现方法
KR20080017089A (ko) 플래시 프로그램 메모리를 구비한 마이크로컨트롤러에서프로그램 브레이크 포인트를 제공하는 메커니즘
KR102504763B1 (ko) 데이터 저장 장치
KR20180042699A (ko) 데이터 저장 장치 및 그것의 동작 방법
US10650879B2 (en) Device and method for controlling refresh cycles of non-volatile memories
CN1714408B (zh) 电路装置和用于记录光冲击的方法
CN105893877A (zh) 安全数据读取的方法和数据处理系统
CN108235276A (zh) 基于物联网的传感器节点运行系统及传感器节点运行方法
CN104346583A (zh) 用于保护可编程器件的配置扫描链的方法和装置
CN111985008A (zh) 涉及用于检测硬件木马的电路的设备和方法
CN101925906A (zh) 屏蔽电子设备终止活动转变的方法,以及包括相应控制模块的设备
KR20170045406A (ko) 데이터 저장 장치 및 그것의 동작 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant