CN104810042A - 使用最小操作功率的系统和存储器件的电源电压设置方法 - Google Patents

使用最小操作功率的系统和存储器件的电源电压设置方法 Download PDF

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CN104810042A CN201510001782.5A CN201510001782A CN104810042A CN 104810042 A CN104810042 A CN 104810042A CN 201510001782 A CN201510001782 A CN 201510001782A CN 104810042 A CN104810042 A CN 104810042A
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Abstract

一种系统包括存储器件、控制器和电源。控制器将写入数据储存在存储器件中，且通过将从存储器件输出的读取数据与写入数据进行比较来产生电压控制信号。电源响应于电压控制信号而控制供应至存储器件的电源电压的电平。

Description

使用最小操作功率的系统和存储器件的电源电压设置方法
相关申请的交叉引用
本申请要求2014年1月29日向韩国知识产权局提交的申请号为10-2014-0011051的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例总体而言涉及系统电路，且更具体地涉及使用最小操作功率的系统和存储器件的电源电压设置方法。
背景技术
通常，电子系统经由电源提供有电源电压。如在图1中所示，系统10可以包括控制器11、第一存储器件至第n存储器件12-1、12-2和12-n(其中，n在此情况下可以是0或大于2的自然数)、以及电源13。控制器11被配置成与第一存储器件至第n存储器件12-1、12-2和12-n执行数据通信(即DATA1、DATA2、DATAn(其中，n在此情况下可以是0或大于2的自然数))。第一存储器件至第n存储器件12-1、12-2和12-n被配置成利用电源13供应的电源电压PV1、PV2和PVn来操作(其中，n在此情况下可以是0或大于2的自然数)。电源13被配置成产生由第一存储器件至第n存储器件12-1、12-2和12-n使用的电源电压PV1、PV2和PVn。
整体上参见系统10的部件，控制器11、第一存储器件至第n存储器件12-1、12-2和12-n和电源13每个都由不同的制造商或提供商提供。由于针对每个部件存在不同的制造商或提供商，电源13必须被设计成在考虑控制器11或第一存储器件至第n存储器件12-1、12-2和12-n的各种操作条件下产生具有预定余量的电源电压PV1、PV2和PVn。这些操作条件可以包括制造特性、产品类型、PVT参数和偏差。
发明内容
在一个实施例中，一种系统可以包括：存储器件；以及控制器，被配置成将写入数据储存在所述存储器件中，且被配置成通过将从所述存储器件输出的读取数据与所述写入数据进行比较来产生电压控制信号。所述系统还可以包括电源，所述电源被配置成响应于所述电压控制信号而控制供应至所述存储器件的电源电压的电平。
在一个实施例中，一种系统可以包括：多个存储器件；和控制器，被配置成将写入数据储存在所述多个存储器件中，且被配置成通过将从所述多个存储器件输出的多个读取数据中的每个与写入数据进行比较来产生多个电压控制信号。系统还可以包括电源，所述电源被配置成响应于所述多个电压控制信号而控制供应至所述多个存储器件的多个电源电压的电平中的每个。
在一个实施例中，一种系统可以包括：存储器模块，包括多个存储器件；控制器，被配置成将写入数据储存在所述存储器模块中，且被配置成通过将从所述存储器模块输出的多个读取数据与所述写入数据进行比较来产生电压控制信号。系统还可以包括电源，所述电源被配置成响应于所述电压控制信号而控制供应至所述存储器模块的电源电压的电平。
在一个实施例中，一种存储器件的电源电压设置方法可以包括：将数据从控制器传送至所述存储器件，将所述数据储存在所述存储器件中，以及输出储存在所述存储器件中的数据。所述存储器件的电源电压设置方法还可以包括：将传送至所述存储器件的数据与从所述存储器件输出的数据比较，以及根据将传送至所述存储器件的数据与从所述存储器件输出的数据进行比较的结果来控制供应至所述存储器件的电源电压的电平。
附图说明
图1是说明现有系统的代表的框图。
图2是根据一个实施例的系统的框图表示。
图3是图2中所示的数据比较单元的电路图表示。
图4是根据一个实施例的系统的操作和存储器件的电源电压设置方法的流程图表示。
图5是根据一个实施例的系统的框图表示。
图6是在图5中所示的数据比较单元的电路图表示。
图7说明使用根据以上参照图1至图6所讨论的实施例的系统的一般系统的框图表示。
具体实施方式
在下文中，以下将经由实施例的各种实例并参照附图来描述根据本发明的半导体装置。
根据存储器件或系统内的其他器件(即，控制器)的特性来控制电源电压的电压电平，可以降低系统的功率消耗。这转而可以提高系统的机动性，促进与功率消耗相关的环保特性，且降低与系统相关的经济成本。
现在参照图2，根据一个实施例的系统1可以包括控制器110、一个或更多个存储器件120-1、120-2和120-n(其中，n在这些实施例中可以是0或大于2的自然数)、以及电源130。系统1可以包括一个或更多个存储器件。例如，图2示出了系统1包括多个存储器件120-1、120-2和120-n。控制器110和所述多个存储器件120-1、120-2和120-n中的每个可以利用多个总线执行通信。所述多个总线可以包括数据总线、时钟总线和数据选通总线。所述多个总线还可以包括命令总线和地址总线。控制器110可以经由总线提供数据DATA1、DATA2和DATAn(其中，n在这些实施例中可以是0或大于2的自然数)、时钟信号CLK、命令信号CMD和地址信号ADD，以允许存储器件120-1、120-2和120-n中的每个储存数据DATA1、DATA2和DATAn。另外，控制器110可以向存储器件120-1、120-2和120-n中的每个提供时钟信号CLK、命令信号CMD和地址信号ADD。控制器110还可以接收从所述多个存储器件120-1、120-2和120-n输出的数据DATA1、DATA2和DATAn。存储器件120-1、120-2和120-n中的每个可以经由总线从控制器110接收信号CLK、CMD和ADD，储存数据DATA1、DATA2和DATAn，以及将储存在其中的数据DATA1、DATA2和DATAn输出至控制器110。
控制器110可以是例如存储器控制器或主机设备。存储器控制器或主机设备可以包括例如：中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)、一个或多个处理核心、单核处理器、双核处理器、多核处理器、微处理器、主机处理器、控制器、多个处理器或控制器、芯片、微芯片、逻辑电路、集成电路(IC)或专用IC等。
存储器件120-1、120-2和120-n可以包括例如：易失性随机存取存储设备，诸如动态随机存取存储器件(DRAM)；以及非易失性随机存取存储设备，诸如相变随机存取存储器件(PCRAM)、电阻式随机存取存储器件(ReRAM)、铁电随机存取存储器件(FeRAM)、磁性随机存取存储器件(MRAM)和自旋转移力矩随机存取存储器件(STTRAM)等。存储器件120-1、120-2和120-n可以是相同类型的随机存取存储设备或不同类型的随机存取存储设备。
如在图2中所示，控制器110可以判断存储器件120-1、120-2和120-n是否正确工作或按计划工作。当存储器件120-1、120-2和120-n正确工作时，控制器110可以降低供应至存储器件120-1、120-2和120-n的电源电压PV1、PV2和PVn的电平。当存储器件120-1、120-2和120-n未正确工作或未按计划工作时，控制器110可以增加供应至存储器件120-1、120-2和120-n的电源电压PV1、PV2和PVn的电平。当存储器件120-1、120-2和120-n利用降低的电源电压PV1、PV2和PVn的电平继续正确工作时，控制器110可以继续降低电源电压PV1、PV2和PVn的电平。控制器110可以继续降低电源电压PV1、PV2和PVn的电平，直到存储器件120-1、120-2和120-n不能利用降低的电源电压PV1、PV2和PVn的电平正确工作为止。以这种方式，所述多个存储器件120-1、120-2和120-n中的每个可以接收最小的电源电压PV1、PV2和PVn的电平来正确工作。因而，系统1的操作功率可以被最小化。
为了判断所述多个存储器件120-1、120-2和120-n是否正确工作，控制器110可以允许所述多个存储器件120-1、120-2和120-n中的每个储存数据DATA1、DATA2和DATAn。所述多个存储器件120-1、120-2和120-n可以储存从控制器110传送的数据DATA1、DATA2和DATAn。另外，所述多个存储器件120-1、120-2和120-n可以将储存在其中的数据DATA1、DATA2和DATAn输出至控制器110。控制器110可以通过将用以储存在存储器件120-1、120-2和120-n中而传送的数据DATA1、DATA2和DATAn与从存储器件120-1、120-2和120-n输出的数据DATA1、DATA2和DATAn进行比较来产生电压控制信号。在本说明书中，可以从控制器110传送写入数据WDATA至存储器件120-1、120-2和120-n，使得写入数据WDATA可以被储存在存储器件120-1、120-2和120-n中，并且可以从存储器件120-1、120-2和120-n向控制器110输出读取数据RDATA1、RDATA2和RDATAn(其中，n在这些实施例中可以是0或大于2的自然数)。从控制器110向存储器件120-1、120-2和120-n传送的数据DATA1、DATA2和DATAn可以是相同的数据，即写入数据WDATA。作为一个实例，传送至存储器件120-1、120-2和120-n的数据DATA1、DATA2和DATAn可以彼此不同。
控制器110可以通过将写入数据WDATA与分别从存储器件120-1、120-2和120-n接收的多个读取数据RDATA1、RDATA2和RDATAn进行比较来产生电压控制信号。
电源130可以向所述多个存储器件120-1、120-2和120-n提供电源电压PV1、PV2和PVn。电源电压PV1、PV2和PVn可以是用于所述多个存储器件120-1、120-2和120-n的操作的操作电力。电源130可以针对存储器件120-1、120-2和120-n中的每个产生电源电压PV1、PV2和PVn中的每个。电源130可以向所述多个存储器件120-1、120-2和120-n提供具有初始设置电平的电源电压PV1、PV2和PVn。另外，电源130可以提供电源电压PV1、PV2和PVn。电源电压PV1、PV2和PVn的电平可以通过电压控制信号来控制。例如，电源130可以产生电源电压PV1、PV2和PVn，所述电源电压PV1、PV2和PVn的电平可以通过电压控制信号来增加或减少。在一个实施例中，电源130可以提供用于控制器110的操作的电源电压。
参见图2，控制器110可以包括电压控制单元111。电压控制单元111可以通过将写入数据WDATA与分别从多个存储器件120-1、120-2和120-n输出的多个读取数据RDATA1、RDATA2和RDATAn进行比较来产生电压控制信号。电压控制信号可以包括多个比特。比特的数量可以对应于存储器件120-1、120-2和120-n的数量，以针对存储器件120-1、120-2和120-n中的每个来控制电源电压PV1、PV2和PVn的电平。电压控制信号可以包括电平降低信号PVLD<1:n>。电压控制信号可以包括电平增加信号PVLU<1:n>。电平降低信号PVLD<1:n>可以用于将电源电压PV1、PV2和PVn的电平降低预定量。电平增加信号PVLU<1:n>可以用于将电源电压PV1、PV2和PVn的电平增加预定量。电源130可以响应于电平降低信号PVLD<1:n>而将电源电压PV1、PV2和PVn的电平降低预定量。电源130可以响应于电平增加信号PVLU<1:n>而将电源电压PV1、PV2和PVn的电平增加预定量。
电压控制单元111可以判断存储器件120-1、120-2和120-n是否正确工作。当判断出存储器件120-1、120-2和120-n正确工作时，电压控制单元111可以产生电平降低信号PVLD<1:n>以降低电源电压PV1、PV2和PVn的电平。当判断出存储器件120-1、120-2和120-n未正确工作时，电压控制单元111可以产生电平增加信号PVLU<1:n>以增加电源电压PV1、PV2和PVn的电平。
电压控制单元111将写入数据WDATA与分别从多个存储器件120-1、120-2和120-n接收的多个读取数据RDATA1、RDATA2和RDATAn进行比较，且当所述多个读取数据RDATA1、RDATA2和RDATAn与写入数据WDATA大体上相同时，产生电平降低信号PVLD<1:n>。另外，当所述多个读取数据RDATA1、RDATA2和RDATAn与写入数据WDATA不同时，电压控制单元111可以产生电平增加信号PVLU<1:n>。
如在图2中所示，电压控制单元111可以包括数据比较单元112。参见图2，电压控制单元111还可以包括译码单元113。数据比较单元112可以通过将写入数据WDATA与分别从多个存储器件120-1、120-2和120-n接收的多个读取数据RDATA1、RDATA2和RDATAn进行比较来产生数据比较信号DCOM<1:n>。数据比较信号DCOM<1:n>可以包括多个比特，比特的数量可以对应于存储器件120-1、120-2和120-n的数量。例如，数据比较单元112可以针对输出与写入数据WDATA大体相同的多个读取数据RDATA1、RDATA2和RDATAn的存储器件120-1、120-2和120-n输出具有逻辑电平‘0’的数据比较信号DCOM<1:n>。例如，数据比较单元112可以针对输出与写入数据WDATA不同的多个读取数据RDATA1、RDATA2和RDATAn的存储器件120-1、120-2和120-n输出具有逻辑电平‘1’的数据比较信号DCOM<1:n>。
译码单元113可以从数据比较单元112接收数据比较信号DCOM<1:n>。译码单元113可以基于数据比较信号DCOM<1:n>来产生电压控制信号。例如，译码单元113可以基于具有逻辑电平‘0’的数据比较信号DCOM<1:n>来产生电平降低信号PVLD<1:n>。例如，译码单元113可以基于具有逻辑电平‘1’的数据比较信号DCOM<1:n>来产生电平增加信号PVLU<1:n>。在实施例的实例中，可以省略译码单元113，且可以将数据比较单元112所产生的数据比较信号DCOM<1:n>用作电压控制信号。
响应于电平降低信号PVLD<1:n>和电平增加信号PVLU<1:n>，电源130可以降低或增加供应至多个存储器件120-1、120-2和120-n的电源电压PV1、PV2和PVn中的每个的电平。电源130可以包括电压修调单元(voltage trimming unit)，所述电压修调单元被配置成响应于电平降低信号PVLD<1:n>和电平增加信号PVLU<1:n>而将电源电压PV1、PV2和PVn的电平降低或增加预定量。例如，电源130可以产生电源电压PV1、PV2和PVn。每当电源130接收电平降低信号PVLD<1:n>时，电源电压PV1、PV2和PVn的电平可以逐步地下降预定量。电源130可以产生电源电压PV1、PV2和PVn。每当电源130接收电平增加信号PVLU<1:n>时，电源电压PV1、PV2和PVn的电平可以逐步地增加预定量。
图3是在图2中所示的数据比较单元112的电路图表示。参见图3，数据比较单元112可以包括寄存器310。数据比较单元112还可以包括多个比较器320-1、320-2和320-n(其中，n在这些实施例中可以是0或大于2的自然数)。寄存器310可以储存写入数据WDATA。寄存器310可以储存写入数据WDATA以使写入数据WDATA可以与读取数据RDATA1、RDATA2和RDATAn比较(n在这些实施例中可以是0或大于2的自然数)。
所述多个比较器320-1、320-2和320-n可以接收储存在寄存器310中的写入数据WDATA，以及从多个存储器件120-1、120-2和120-n输出的读取数据RDATA1、RDATA2和RDATAn中的每个。所述多个比较器320-1、320-2和320-n可以通过将写入数据WDATA与读取数据RDATA1、RDATA2和RDATAn中的每个进行比较来产生数据比较信号DCOM<1:n>(其中，n在这些实施例中可以是0或大于2的自然数)。所述多个比较器320-1、320-2和320-n中的每个可以包括例如异或门。每个异或门可以接收写入数据WDATA和读取数据RDATA1、RDATA2和RDATAn中的每个，且输出数据比较信号DCOM<1:n>。每个都包括异或门的所述多个比较器320-1、320-2和320-n可以针对输出与写入数据WDATA大体相同的多个读取数据RDATA1、RDATA2和RDATAn的存储器120-1、120-2和120-n输出具有逻辑电平‘0’的数据比较信号DCOM<1:n>。每个都包括异或门的所述多个比较器320-1、320-2和320-n可以针对输出与写入数据WDATA不同的多个读取数据RDATA1、RDATA2和RDATAn的存储器件120-1、120-2和120-n输出具有逻辑电平‘1’的数据比较信号DCOM<1:n>。
图4是根据一个实施例的系统1的操作和存储器件120-1、120-2和120-n的电源电压设置方法的流程图表示。以下将参照图2至图4描述系统1的操作和存储器件120-1、120-2和120-n的电源电压设置方法。在步骤S1中，控制器110可以将数据传送至存储器件120-1、120-2和120-n，使得控制器110可以判断存储器件120-1、120-2和120-n是否正确工作。另外，在步骤S1中，控制器110可以降低存储器件120-1、120-2和120-n所使用的电源电压PV1、PV2和PVn的电平。在步骤S1中，控制器110可以储存传送至存储器件120-1、120-2和120-n的数据，以及在步骤S2中，存储器件120-1、120-2和120-n可以储存从控制器110传送的数据。在此之后，在步骤S3中，存储器件120-1、120-2和120-n可以向控制器110输出储存的数据。
在步骤S4中，控制器110可以经由电压控制单元111的数据比较单元112来将储存在寄存器310中的数据与从存储器件120-1、120-2和120-n输出的数据进行比较。在步骤S4中，从存储器件120-1、120-2和120-n输出的数据与储存在寄存器310中的数据进行比较。因而，当从存储器件120-1、120-2和120-n输出的数据与储存在寄存器310中的数据大体相同时(即，“是”)，在步骤S5中，控制器110可以产生电平降低信号PVLD<1:n>，且电源130可以降低供应至存储器件120-1、120-2和120-n的电源电压PV1、PV2和PVn的电平。可以重复步骤S1至步骤S5，直到从存储器件120-1、120-2和120-n输出的数据与储存在寄存器310中的数据不同为止(即，“否”)。
当从存储器件120-1、120-2和120-n输出的数据与储存在寄存器310中的数据随着电源电压PV1、PV2和PVn的电平下降而不同时，如在图4中的步骤6所示，控制器110可以产生电平增加信号PVLU<1:n>。电源130可以增加供应至存储器件120-1、120-2和120-n的电源电压PV1、PV2和PVn的电平，然后存储器件120-1、120-2和120-n的电源电压设置方法可以结束，如步骤“结束”所示。因此，所述多个存储器件120-1、120-2和120-n中的每个可以利用最小的电源电压PV1、PV2和PVn的电平来操作，同时保持存储器件120-1、120-2和120-n的正常操作。以这种方式，可以最小化系统1的操作功率。
图5是根据一个实施例的系统2的框图表示。参见图5，系统2可以包括控制器510和存储器模块520。系统2还可以包括电源530。存储器模块520可以包括多个存储器件522-1、522-2和522-n(其中，n在这些实施例中可以是0或大于2的自然数)。另外，存储器模块520可以包括存储器缓冲器521。存储器缓冲器521可以被配置成与控制器510通信。存储器缓冲器521可以是配置成将控制器510与存储器件522-1、522-2和522-n耦接的接口芯片。从控制器510传送至存储器模块520的数据DATA、时钟信号CLK、命令信号CMD和地址信号ADD可以经由存储器缓冲器521传送至存储器件522-1、522-2和522-n中的每个。从存储器件522-1、522-2和522-n输出的数据DATA可以经由存储器缓冲器521传送至控制器510。
控制器510可以判断存储器模块520是否正确工作，使得存储器模块520可以利用所需的最小操作功率来操作。控制器510可以在存储器模块520正确工作时降低电源电压PV的电平。控制器510可以在存储器模块520未正确工作时增加电源电压PV的电平。当存储器模块520中包括的多个存储器件522-1、522-2和522-n全部都正确工作时，控制器510可以降低供应至存储器模块520的电源电压PV的电平。当所述多个存储器件522-1、522-2和522-n中的一个或更多个不正确工作时，控制器510可以增加供应至存储器模块520的电源电压PV的电平。供应至存储器模块520的同一个电源电压PV可以用作所述多个存储器件522-1、522-2和522-n中的每个的电源电压。因而，供应至存储器模块520的电源电压PV可以与用于存储器件522-1、522-2和/或522-n的电源电压大体相同。
控制器510可以向存储器模块520传送数据DATA，并且存储器模块520可以储存数据DATA。数据DATA可以经由存储器缓冲器521被控制器接收，且储存在存储器件522-1、522-2和522-n中的每个中。在此之后，储存在存储器件522-1、522-2和522-n中的数据DATA可以经由存储器缓冲器521输出至控制器510。在本说明书中，可以从控制器510传送写入数据WDATA至存储器模块520，且可以经由存储器缓冲器510从存储器522-1、522-2和522-n中的每个输出读取数据RDATA1、RDATA2和RDATAn(其中，n在这些实施例中可以是0或大于2的自然数)。
控制器510可以包括电压控制单元511。电压控制单元511可以通过将写入数据WDATA与从存储器件522-1、522-2和522-n输出的读取数据RDATA1、RDATA2和RDATAn进行比较来产生电压控制信号。电压控制信号可以包括电平降低信号PVLD或电平增加信号PVLU。当从所述多个存储器件522-1、522-2和522-n中的每个输出的读取数据RDATA1、RDATA2和RDATAn中的每个与写入数据WDATA大体相同时，电压控制单元511可以产生电平降低信号PVLD。当从所述多个存储器件522-1、522-2和522-n输出的读取数据RDATA1、RDATA2和RDATAn中的一个或更多个与写入数据WDATA不同时，电压控制单元511可以产生电平增加信号PVLU。
电压控制单元511可以包括数据比较单元512和译码单元513。数据比较单元512可以通过将写入数据WDATA与分别从所述多个存储器件522-1、522-2和522-n输出的读取数据RDATA1、RDATA2和RDATAn进行比较来产生模块数据比较信号MDCOM。例如，当所述多个读取数据RDATA1、RDATA2和RDATAn与写入数据WDATA大体相同时，数据比较单元512可以产生具有逻辑电平‘0’的模块数据比较信号MDCOM。另外，例如，当所述多个读取数据RDATA1、RDATA2和RDATAn中的一个或更多个与写入数据WDATA不同时，数据比较单元512可以产生具有逻辑电平‘1’的模块数据比较信号MDCOM。译码单元513可以基于模块数据比较信号MDCOM来产生电压控制信号。例如，译码单元513可以基于具有逻辑电平‘0’的模块数据比较信号MDCOM来产生电平降低信号PVLD。另外，例如，译码单元513可以基于具有逻辑电平‘1’的模块数据比较信号MDCOM来产生电平增加信号PVLU。在一个实施例中，可以省略译码单元513，且模块数据比较信号MDCOM可以代替电压控制信号来使用，但与电压控制信号大体相同地操作。
电源530可以响应于电压控制信号而控制供应至存储器模块520的电源电压PV的电平。当电源530从控制器510接收电平降低信号PVLD时，电源530可以降低供应至存储器模块520的电源电压PV的电平。当电源530从控制器510接收电平增加信号PVLU时，电源530可以增加供应至存储器模块520的电源电压PV的电平。
图6是在图5中所示的数据比较单元512的实例的电路图表示。参见图6，数据比较单元512可以包括寄存器610和第一比较器620。数据比较单元512还可以包括第二比较器630。寄存器610可以储存写入数据WDATA。第一比较器620可以通过将从寄存器610输出的写入数据WDATA与从所述多个存储器件522-1、522-2和522-n输出的读取数据RDATA1、RDATA2和RDATAn中的每个进行比较来产生第一比较信号DCOM<1:n>(其中，n在这些实施例中可以是0或大于2的自然数)。第二比较器630可以基于第一比较信号DCOM<1:n>来产生模块数据比较信号MDCOM。
第一比较器620可以包括一个或更多个异或门。每个异或门可以分别接收写入数据WDATA和每个读取数据RDATA1、RDATA2和RDATAn，且产生第一比较信号DCOM<1:n>。因此，当所述多个读取数据RDATA1、RDATA2和RDATAn中的每个与写入数据WDATA大体相同时，第一比较器620可以产生具有逻辑电平‘0’的第一比较信号DCOM<1:n>。另外，当所述多个读取数据RDATA1、RDATA2和RDATAn中的一个或更多个与写入数据WDATA不同时，第一比较器620可以产生具有逻辑电平‘1’的第一比较信号DCOM<1:n>。第二比较器630也可以包括异或门。所述异或门可以接收第一比较信号DCOM<1:n>，且产生模块数据比较信号MDCOM。当第一比较信号DCOM<1:n>全部都具有逻辑电平‘0’时，第二比较器630可以产生具有逻辑电平‘0’的模块数据比较信号MDCOM。当第一比较信号DCOM<1:n>中的一个或更多个具有逻辑电平‘1’时，第二比较器630可以产生具有逻辑电平‘1’的模块数据比较信号MDCOM。
上面讨论的系统在存储器件、处理器和计算机系统的设计中尤其有用。例如，参见图7，示出了使用根据实施例的系统的一般系统的框图，且整体上由附图标记1000标示。所述一般系统1000可以包括一个或更多个处理器或中央处理单元(“CPU”)1100。CPU1100可以单独使用或与其他CPU组合使用。尽管CPU 1100将主要以单数来提及，但本领域的技术人员将理解的是，可以实现具有任何数量的物理或逻辑CPU的系统。
芯片组1150可以与CPU 1100可操作性地耦接。芯片组1150是用于CPU 1100和所述一般系统1000的其他部件之间的信号的通信路径，所述其他部件可以包括存储器控制器1200、输入/输出(“I/O”)总线1250和盘驱动器控制器1300。根据所述一般系统1000的配置，可以经由芯片组1150传送若干不同信号中的任何一个，且本领域的技术人员将理解的是，在不改变所述一般系统1000的本质的情况下，可以容易地调整所述一般系统1000中的信号的路径选择。
如上所述，存储器控制器1200可以与芯片组1150可操作性地耦接。存储器控制器1200可以包括如以上参照图1至图6讨论的至少一个系统或控制器110或510。因而，存储器控制器1200可以经由芯片组1150接收从CPU 1100提供的请求。在可替选的实施例中，存储器控制器1200可以集成至芯片组1150中。存储器控制器1200可以与一个或更多个存储器件1350可操作性地耦接。在一个实施例中，存储器件1350可以包括如以上参照图1至图6讨论的系统或存储器120-n或522-n。存储器件1350可以包括用于限定多个存储器单元的多个字线和多个位线。存储器件1350可以是若干工业标准存储器类型中的任何一种，包括但不限于单列直插式存储器模块(“SIMM”)和双列直插式存储器模块(“DIMM”)。此外，存储器件1350可以通过储存指令和数据二者来便于外部数据储存设备的安全移除。
芯片组1150还可以与I/O总线1250耦接。I/O总线1250可以用作信号从芯片组1150至I/O设备1410、1420和1430的通信路径。I/O设备1410、1420和1430可以包括鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以使用若干通信协议中的任何一种与I/O设备1410、1420和1430进行通信。此外，I/O总线1250可以集成至芯片组1150。
盘驱动器控制器1450(即，内部盘驱动器)也可以与芯片组1150可操作性地耦接。盘驱动器控制器1450可以用作芯片组1150与一个或更多个内部盘驱动器1450之间的通信路径。内部盘驱动器1450可以通过储存指令和数据二者来便于外部数据储存设备的断开。盘驱动器控制器1300和内部盘驱动器1450可以使用几乎任何类型的通信协议，包括以上关于I/O总线1250提到的全部通信协议，来彼此通信或与芯片组1150通信。
重要的是，注意到以上参照图7描述的一般系统1000仅是使用如以上参照图1至图6讨论的系统的一般系统的一个实例。在可替选的实施例中，诸如在蜂窝电话或数码相机中，部件可以与图7中所示的实施例不同。
尽管以上描述了某些实施例，但本领域的技术人员将理解的是，描述的实施例仅是实例。因此，使用最小化操作功率的系统和存储器的电源电压设置方法不应当基于描述的实施例受限。更确切地，本文中描述的使用最小化操作功率的系统和存储器的电源电压设置方法应当仅根据所附权利要求并结合以上描述和附图来限制。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种系统，包括：
存储器件；
控制器，被配置成将写入数据储存在所述存储器件中，且被配置成通过将从所述存储器件输出的读取数据与所述写入数据进行比较来产生电压控制信号；以及
电源，被配置成响应于所述电压控制信号而控制供应至所述存储器件的电源电压的电平。
技术方案2.如技术方案1所述的系统，其中，所述电压控制信号包括电平降低信号或电平增加信号，以及
其中，所述控制器包括电压控制单元，所述电压控制单元配置成：当所述读取数据与所述写入数据大体相同时产生所述电平降低信号，以及当所述读取数据与所述写入数据不同时产生所述电平增加信号。
技术方案3.如技术方案2所述的系统，其中，所述电源被配置成响应于所述电平降低信号而降低供应至所述存储器件的电源电压的电平。
技术方案4.如技术方案2所述的系统，其中，所述电源被配置成响应于所述电平增加信号而增加供应至所述存储器件的电源电压的电平。
技术方案5.如技术方案2所述的系统，其中，所述电压控制单元包括：
数据比较单元，被配置成通过将所述写入数据与所述读取数据进行比较来产生数据比较信号；以及
译码单元，被配置成基于所述数据比较信号来产生所述电平降低信号和所述电平增加信号。
技术方案6.如技术方案5所述的系统，其中，所述数据比较单元包括：
寄存器，被配置成储存所述写入数据；以及
比较器，被配置成通过将从所述寄存器输出的所述写入数据与所述读取数据进行比较来产生所述数据比较信号。
技术方案7.如技术方案1所述的系统，还包括一个或更多个存储器，
其中，所述控制器被配置成将所述写入数据储存在所述一个或更多个存储器中，且还被配置成通过将从所述一个或更多个存储器输出的所述读取数据中的每个与所述写入数据进行比较来产生用于所述一个或更多个存储器件的所述电压控制信号，以及
其中，所述电源响应于用于所述一个或更多个存储器的所述电压控制信号而控制供应至所述一个或更多个存储器的电源电压的电平。
技术方案8.如技术方案7所述的系统，其中，用于所述一个或更多个存储器件的所述电压控制信号中的每个包括电平降低信号和电平增加信号，以及
其中，所述控制器包括电压控制单元，所述电压控制单元被配置成：当所述读取数据与所述写入数据大体相同时产生所述电平降低信号，以及当所述读取数据与所述写入数据不同时产生所述电平增加信号。
技术方案9.如技术方案8所述的系统，其中，所述电源被配置成响应于所述电平降低信号而降低供应至所述存储器件的电源电压的电平。
技术方案10.如技术方案8所述的系统，其中，所述电源被配置成响应于所述电平增加信号而增加供应至所述存储器件的电源电压的电平。
技术方案11.一种系统，包括：
存储器模块，包括多个存储器件；
控制器，被配置成将写入数据储存在所述存储器模块中，且被配置成通过将从所述存储器模块输出的多个读取数据与所述写入数据进行比较来产生电压控制信号；以及
电源，被配置成响应于所述电压控制信号而控制供应至所述存储器模块的电源电压的电平。
技术方案12.如技术方案11所述的系统，其中，所述电压控制信号包括电平降低信号或电平增加信号，以及
其中，所述控制器包括电压控制单元，所述电压控制单元被配置成当所述多个读取数据与所述写入数据大体相同时产生所述电平降低信号，以及被配置成当所述多个读取数据中的一个或更多个与所述写入数据不同时产生所述电平增加信号。
技术方案13.如技术方案12所述的系统，其中，所述电源被配置成响应于所述电平降低信号而降低供应至所述存储器件的电源电压的电平。
技术方案14.如技术方案12所述的系统，其中，所述电源被配置成响应于所述电平增加信号而增加供应至所述存储器件的电源电压的电平。
技术方案15.如技术方案12所述的系统，其中，所述电压控制单元包括：
数据比较单元，被配置成通过将所述多个读取数据与所述写入数据进行比较来产生数据比较信号；以及
译码单元，被配置成基于所述数据比较信号来产生所述电平降低信号和所述电平增加信号中的一个。
技术方案16.如技术方案15所述的系统，其中，所述数据比较单元包括：
寄存器，被配置成储存所述写入数据；
第一比较器，被配置成将从所述寄存器输出的所述写入数据与从所述存储器模块输出的所述多个读取数据进行比较；以及
第二比较器，被配置成基于所述第一比较器的比较结果来产生所述数据比较信号。
技术方案17.一种存储器件的电源电压设置方法，包括：
将数据从控制器传送至所述存储器件，以及将所述数据储存在所述存储器件中；
输出储存在所述存储器件中的数据；
将传送至所述存储器件的数据与从所述存储器件输出的数据进行比较；以及
根据将传送至所述存储器件的数据与从所述存储器件输出的数据进行比较的结果来控制供应至所述存储器件的电源电压的电平。
技术方案18.如技术方案17所述的方法，其中，控制所述电源电压的电平包括：当传送至所述存储器件的数据和从所述存储器件输出的数据大体相同时，降低所述电源电压的电平。
技术方案19.如技术方案18所述的方法，其中，控制所述电源电压的电平还包括：当传送至所述存储器件的数据和从所述存储器件输出的数据彼此不同时，增加所述电源电压的电平。
技术方案20.如技术方案17所述的方法，还包括将传送至所述存储器件的数据储存在所述控制器中。

Claims (10)

1.一种系统，包括：
存储器件；
控制器，被配置成将写入数据储存在所述存储器件中，且被配置成通过将从所述存储器件输出的读取数据与所述写入数据进行比较来产生电压控制信号；以及
电源，被配置成响应于所述电压控制信号而控制供应至所述存储器件的电源电压的电平。
2.如权利要求1所述的系统，其中，所述电压控制信号包括电平降低信号或电平增加信号，以及
其中，所述控制器包括电压控制单元，所述电压控制单元配置成：当所述读取数据与所述写入数据大体相同时产生所述电平降低信号，以及当所述读取数据与所述写入数据不同时产生所述电平增加信号。
3.如权利要求2所述的系统，其中，所述电源被配置成响应于所述电平降低信号而降低供应至所述存储器件的电源电压的电平。
4.如权利要求2所述的系统，其中，所述电源被配置成响应于所述电平增加信号而增加供应至所述存储器件的电源电压的电平。
5.如权利要求2所述的系统，其中，所述电压控制单元包括：
数据比较单元，被配置成通过将所述写入数据与所述读取数据进行比较来产生数据比较信号；以及
译码单元，被配置成基于所述数据比较信号来产生所述电平降低信号和所述电平增加信号。
6.如权利要求5所述的系统，其中，所述数据比较单元包括：
寄存器，被配置成储存所述写入数据；以及
比较器，被配置成通过将从所述寄存器输出的所述写入数据与所述读取数据进行比较来产生所述数据比较信号。
7.如权利要求1所述的系统，还包括一个或更多个存储器，
其中，所述控制器被配置成将所述写入数据储存在所述一个或更多个存储器中，且还被配置成通过将从所述一个或更多个存储器输出的所述读取数据中的每个与所述写入数据进行比较来产生用于所述一个或更多个存储器件的所述电压控制信号，以及
其中，所述电源响应于用于所述一个或更多个存储器的所述电压控制信号而控制供应至所述一个或更多个存储器的电源电压的电平。
8.如权利要求7所述的系统，其中，用于所述一个或更多个存储器件的所述电压控制信号中的每个包括电平降低信号和电平增加信号，以及
其中，所述控制器包括电压控制单元，所述电压控制单元被配置成：当所述读取数据与所述写入数据大体相同时产生所述电平降低信号，以及当所述读取数据与所述写入数据不同时产生所述电平增加信号。
9.一种系统，包括：
存储器模块，包括多个存储器件；
控制器，被配置成将写入数据储存在所述存储器模块中，且被配置成通过将从所述存储器模块输出的多个读取数据与所述写入数据进行比较来产生电压控制信号；以及
电源，被配置成响应于所述电压控制信号而控制供应至所述存储器模块的电源电压的电平。
10.一种存储器件的电源电压设置方法，包括：
将数据从控制器传送至所述存储器件，以及将所述数据储存在所述存储器件中；
输出储存在所述存储器件中的数据；
将传送至所述存储器件的数据与从所述存储器件输出的数据进行比较；以及
根据将传送至所述存储器件的数据与从所述存储器件输出的数据进行比较的结果来控制供应至所述存储器件的电源电压的电平。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108694019A (zh) * 2017-03-30 2018-10-23 英特尔公司 存储器中的操作的选择性噪声容许模式
CN109408423A (zh) * 2018-10-11 2019-03-01 珠海格力电器股份有限公司 存储芯片级联扩展电路和控制电路

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9978432B2 (en) * 2014-12-22 2018-05-22 Intel Corporation Write operations in spin transfer torque memory
US11733763B2 (en) * 2020-08-06 2023-08-22 Micron Technology, Inc. Intelligent low power modes for deep learning accelerator and random access memory

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6175514B1 (en) * 1999-01-15 2001-01-16 Fast-Chip, Inc. Content addressable memory device
US20020186602A1 (en) * 2001-06-11 2002-12-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor device capable of adjusting internal potential
CN101743598A (zh) * 2007-07-13 2010-06-16 飞思卡尔半导体公司 用于存储器的动态电压调节
CN101814321A (zh) * 2009-02-23 2010-08-25 台湾积体电路制造股份有限公司 存储器功率选通电路及方法
CN103077744A (zh) * 2012-12-21 2013-05-01 上海宏力半导体制造有限公司 存储器及其驱动电路、向存储器执行写入操作的方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3351498B2 (ja) * 1996-06-10 2002-11-25 株式会社日本コンラックス Ｉｃカードリーダライタ
JP2000215112A (ja) * 1998-11-20 2000-08-04 Sony Computer Entertainment Inc 電子機器及び低電圧検出方法
JP4873868B2 (ja) * 2005-02-09 2012-02-08 ルネサスエレクトロニクス株式会社 パッシブ型ｒｆｉｄ用の半導体装置、ｉｃタグ、ｉｃタグの制御方法及び通信方法
US7148695B2 (en) * 2005-04-22 2006-12-12 Hewlett-Packard Development Company, L.P. Fault detection system
JP2007242068A (ja) * 2006-03-03 2007-09-20 Sony Corp 不揮発性メモリシステムおよび不揮発性メモリ制御方法
JP4929783B2 (ja) * 2006-03-27 2012-05-09 富士通株式会社 電源監視装置
WO2010134141A1 (ja) * 2009-05-19 2010-11-25 パナソニック株式会社 半導体記憶装置
KR20110034980A (ko) * 2009-09-29 2011-04-06 주식회사 하이닉스반도체 상변화 메모리 장치 및 이를 위한 라이트 제어 방법
TWI447733B (zh) * 2010-04-14 2014-08-01 Phison Electronics Corp 計算補償電壓與調整門檻值電壓之方法及記憶體裝置與控制器
KR102031661B1 (ko) * 2012-10-23 2019-10-14 삼성전자주식회사 데이터 저장 장치 및 컨트롤러, 그리고 데이터 저장 장치의 동작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6175514B1 (en) * 1999-01-15 2001-01-16 Fast-Chip, Inc. Content addressable memory device
US20020186602A1 (en) * 2001-06-11 2002-12-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor device capable of adjusting internal potential
CN101743598A (zh) * 2007-07-13 2010-06-16 飞思卡尔半导体公司 用于存储器的动态电压调节
CN101814321A (zh) * 2009-02-23 2010-08-25 台湾积体电路制造股份有限公司 存储器功率选通电路及方法
CN103077744A (zh) * 2012-12-21 2013-05-01 上海宏力半导体制造有限公司 存储器及其驱动电路、向存储器执行写入操作的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108694019A (zh) * 2017-03-30 2018-10-23 英特尔公司 存储器中的操作的选择性噪声容许模式
CN109408423A (zh) * 2018-10-11 2019-03-01 珠海格力电器股份有限公司 存储芯片级联扩展电路和控制电路

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