CN104796140A - 数字锁相环dpll、控制dpll的方法和使用dpll的超低功率收发器 - Google Patents

数字锁相环dpll、控制dpll的方法和使用dpll的超低功率收发器 Download PDF

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Abstract

本发明提供一种数字锁相环DPLL、控制DPLL的方法和使用DPLL的超低功率收发器。一种锁相环(PLL)包括：计数器，被构造为在屏蔽时间期间测量振荡器的压控振荡器(VCO)信息；频率调谐器，被构造为基于通过将VCO信息与目标频率信息进行比较而获得的比较结果，将振荡器的频率调谐为目标频率。

Description

数字锁相环DPLL、控制DPLL的方法和使用DPLL的超低功率收发器
本申请要求于2014年1月20日提交到韩国知识产权局的第10-2014-0006934号韩国专利申请的权益，该韩国专利申请的公开通过出于所有目的的引用全部包含于此。
技术领域
下面的描述涉及一种数字锁相环(DPLL)、控制DPLL的方法和使用DPLL的超低功率(ULP)收发器。
背景技术
通常，在超低功率(ULP)系统中，射频(RF)收发器消耗大部分功率。此外，在RF收发器中，RF模拟器件的RF块消耗大部分功率。在ULP系统中，功率放大器因短的信号到达距离而消耗较少的功率，而压控振荡器(VCO)和锁相环(PLL)消耗更多的功率。此外，由于在大多数RF收发器中，功率始终被施加到PLL和VCO，因此，可消耗大量功率。
发明内容
提供该发明内容以按照简化形式介绍构思的选择，下面将在具体实施方式中进一步描述所述构思。该发明内容不意图确认要求保护的主题的关键特征或必要特征，也不意图用作帮助确定要求保护的主题的范围。
在一个总体方面中，提供一种锁相环PLL，包括：计数器，被构造为在屏蔽时间期间测量振荡器的压控振荡器(VCO)信息；频率调谐器，被构造为基于通过将VCO信息与目标频率信息进行比较而获得的比较结果，将振荡器的频率调谐为目标频率。
所述PLL还可包括比较器，所述比较器被构造为将VCO信息与目标频率信息进行比较，以获得比较结果。
所述PLL还可包括：时序产生器，被构造为对参考频率进行分频，并基于分频的参考频率提供将被用于操作计数器、比较器和频率调谐器的时序信号。
所述PLL还可包括映射表，所述映射表被配置为预先存储在预定范围中的多个频率之中的与屏蔽时间对应的频率中的每个频率的目标频率信息。
目标频率信息可包括在对振荡器的频率进行粗调谐所需的并与目标频率对应的屏蔽时间期间振荡器振荡的次数以及在对振荡器的频率进行细调谐所需的并与目标频率对应的屏蔽时间期间振荡器振荡的次数中的任何一个或两者。
频率调谐器可包括：第一调谐控制器，被构造为基于比较结果将振荡器的频率粗调谐为目标频率；第二调谐控制器，被构造为基于比较结果，将振荡器的频率细调谐为目标频率。
响应于振荡器的频率与目标频率匹配，PLL可被构造为将功率提供给将要用于保持振荡器的频率与目标频率匹配的频率调谐器。
VCO信息可包括振荡器的频率和在屏蔽时间期间振荡器振荡的次数中的任何一个或两者，计数器可被构造为对振荡器振荡的次数进行计数。
所述PLL还可包括振荡器，所述振荡器被构造为在数据发送和接收时间期间以调谐的频率振荡。
在另一总体方面中，提供一种控制锁相环(PLL)的方法，所述方法包括:在屏蔽时间期间测量振荡器的压控振荡器(VCO)信息，并基于通过将VCO信息与目标频率信息进行比较获得的比较结果，将振荡器的频率调谐为目标频率。
所述方法还可包括：将VCO信息与目标频率信息进行比较，以获得比较结果。
所述方法还可包括：对参考频率进行分频，并基于分频的参考频率提供将被用于操作PLL的时序信号。
所述方法还可包括：预先存储在预定范围中的多个频率之中的与屏蔽时间相应的频率中的每个频率的目标频率信息。
所述调谐可包括：基于比较结果将振荡器的频率粗调谐为目标频率；基于比较结果将振荡器的频率细调谐为目标频率。
所述方法还可包括：响应于振荡器的频率与目标频率匹配，提供功率以用于保持振荡器的频率与目标频率匹配。
所述测量可包括：对振荡器振荡的次数进行计数。
所述方法还可包括：在数据发送和接收时间期间以调谐的频率振荡。
在另一总体方面中，提供一种具有锁相环(PLL)的超低功率(ULP)收发器，所述ULP收发器包括：接收(Rx)路径，被构造为在Rx模式下接收数据；发送(Tx)路径，被构造为在Tx模式下发送数据。ULP收发器还包括PLL，所述PLL被构造为在Rx模式和Tx模式的屏蔽时间期间测量振荡器的压控振荡器VCO信息，并基于通过将VCO信息与目标频率信息进行比较而获得的比较结果将振荡器的频率调谐为目标频率。
响应于振荡器的频率与目标频率匹配，PLL可被构造为提供功率，以用于保持振荡器的频率与目标频率匹配。
在另一总体方面中，提供一种锁相环(PLL)，包括：计数器，被构造为在屏蔽时间期间对振荡器振荡的次数进行计数；比较器，被构造为将振荡器振荡的次数与和目标频率相应的振荡器振荡的目标次数进行比较。PLL还包括频率调谐器，所述频率调谐器被构造为基于所述比较将振荡器的频率调谐为目标频率。
振荡器振荡的目标次数可在对振荡器的频率进行粗调谐所需的粗屏蔽时间期间或在对振荡器的频率进行细调谐所需的细屏蔽时间期间。
频率调谐器可包括：第一调谐控制器，被构造为基于所述比较在第一时间段期间将振荡器的频率粗调谐为目标频率；第二调谐控制器，被构造为基于所述比较在大于第一时间段的第二时间段期间将振荡器的频率细调谐为目标频率。
从附图、权利要求和下面的具体实施方式中，其它特征和方面将是清楚的。
附图说明
图1是示出根据现有技术的使用模拟锁相环(APLL)的收发器的示图。
图2是示出根据现有技术的APLL的操作的时序图。
图3是示出使用数字PLL(DPLL)的超低功率(ULP)收发器的示例的示图。
图4是示出针对每个模式的收发器的操作的示例的时序图。
图5是示出DPLL的示例的示图。
图6是示出收发器的状态的示例的示图。
图7是示出DPLL的操作的示例的时序图。
图8是示出控制DPLL的方法的示例的流程图。
贯穿附图和具体实施方式，除非另外描述或提供，相同的附图标记将被理解为表示相同的元件、特征和结构。附图可能不按比例，并且为了清楚、说明和方便起见，可夸大附图中的元件的相对尺寸、比例和描绘。
具体实施方式
提供以下描述以帮助读者获得对这里描述的方法、设备和/或系统的全面理解。然而，这里描述的系统、设备和/或方法的各种改变、修改和等同物对于本领域的普通技术人员将是清楚的。描述的处理步骤和/或操作的进行是示例；然而，如本领域所知的那样，除了必须按特定顺序发生的步骤和/或操作之外，处理步骤和/或操作的顺序不限于这里所阐明的顺序并可被改变。此外，为了更加清晰和简明，可省略对本领域普通技术人员已知的功能和结构的描述。
这里描述的特征可以以不同的形式实现，并且不被解释为局限于这里描述的示例。相反，已提供这里描述的示例，使得本公开将是彻底的和完整的，并且将向本领域普通技术人员传达本公开的全部范围。
图1示出根据现有技术的使用模拟锁相环(APLL)的收发器100。通常，在超低功率(ULP)监视系统中，射频(RF)收发器可消耗大部分功率。此外，在RF收发器中使用的低噪声放大器(LNA)和合成器可消耗大部分功率。此外，RF收发器可占据基于整个电路区域的相当大的区域。
基于超再生振荡器(SRO)来构造图1的收发器100。以下，“基于SRO构造的收发器”可被称为“SRO收发器”。SRO的频率合成器可包括例如APLL。如图1中所示，APLL包括相位频率检测器(PFD)、主充电泵(CP)、环路滤波器(LF)、泄露补偿单元和分频器。
SRO收发器100的APLL还包括CP不匹配补偿单元、自动淬火波形产生器(QWG)、接收(Rx)预分频器(prescaler)、发送(Tx)预分频器和匹配电路。此外，SRO收发器100的Rx路径包括差分单端转换器(DSC)、包络检测器(ED)、可变增益放大器(VGA)和模数转换器(ADC)。
例如，参照图1，压控振荡器(VCO)的频率信息可与PFD中的参考频率进行比较，可在主CP中调整VCO的控制电压，因此，可执行锁频。当在Rx模式下，VCO的电流接通或断开时，可不执行锁频，因此，可在泄露补偿单元中保持控制电压。然而，在泄露补偿单元中，可消耗大量功率，并且可降低精度。
通常，在APLL中，可产生精确的本地振荡(LO)信号。然而，由于如在图1中所示，在SRO收发器100中，在Rx模式下,PLL可不操作，因此PLL可能需要断开，这可降低精度。此外，SRO收发器100的APLL可消耗极大量的功率，并可占据相当大的面积。
另外，基于使用APLL的SRO结构的接收器可包括频率合成器，所述频率合成器被构造为在Rx模式下，使用APLL锁定期望的频率，将相应频率信息数字化并存储所述频率信息，并且使用存储的频率信息。因此，由于在Rx模式下，VCO电流可接通和断开而不管被应用的APLL，因此，APLL可不继续操作。结果，在锁频之后的数字化期间，可降低精度。
在所有数字PLL(DPLL)中，可能需要消耗较多功率并占据较大面积的单元，例如，时间数字转换器(TDC)和数字滤波器。在一个示例中，通过将DPLL应用到收发器，可实现使操作能够在Rx模式下被独立执行同时又减小功耗和面积的结构。例如，考虑功耗和面积，与APLL相比，可独创地增强DPLL。此外，当通过DPLL锁定了期望的频率时，可断开DPLL的大部分单元，因此可降低总体平均功耗。
根据各种示例的DPLL可不使用需要高功耗和大面积的单元，例如，包括在APLL中的PFD、CP、预分频器(prescaler)和泄露补偿单元或包括在所有DPLL中的TDC。例如，DPLL可包括消耗较少功率并占据较小面积的数字电路，例如，计数器、比较器和映射表。映射表可包括例如寄存器。
图2示出根据现有技术的APLL的操作的示例。图2示出在SRO收发器中的APLL的操作的时序图。当执行初始PLL锁定时，在Rx模式下,PLL(例如，APLL)可不操作，可消耗大量功率，因此，PLL可不一直接通。例如，当在初始校准期间执行粗调谐和细调谐时，PLL可断开。
通过图1的泄露补偿单元的操作，可在PLL的断开时间段(补偿接通)期间补偿因泄露而导致的控制电压改变。然而，参照图2，当执行了补偿时，可发生精度的问题。由于可通过预定的时钟时序附加地执行补偿，因此可产生激励(spur)分量以降低PLL的性能中的相位噪声的性能。
此外，大量功率可被在泄露补偿单元中使用的ADC、比较器和运算放大器所消耗。
图3示出使用DPLL 330的ULP收发器300。图3的ULP收发器300包括Rx路径310、Tx路径320和DPLL 330。Rx路径310被构造为在Rx模式下接收数据。Tx路径320被构造为在Tx模式下发送数据。DPLL 330被构造为在Rx模式和Tx模式中的每个模式下的屏蔽时间期间测量振荡器的VCO信息，并基于通过将VCO信息与预先存储在映射表中的目标频率信息进行比较获得的比较结果，将振荡器的频率调谐为目标频率。
Rx路径310可包括例如SRO。不同的振荡器可被用在Rx路径310和Tx路径320中。可通过数字调谐单元331对振荡器的频率进行调谐。
可基于例如SRO方案来构造ULP收发器300。基于Rx模式和Tx模式来执行切换，因此，ULP收发器300被构造为用作单个DPLL电路，例如，DPLL330。在ULP收发器300中，Rx路径310在Rx模式下操作，Tx路径320在Tx模式下操作。
在一个示例中，DPLL 330基于在振荡器中初始设置的频率对在屏蔽时间(例如，提供屏蔽信号的时间)期间振荡器振荡的次数进行计数。在该示例中，DPLL 330对振荡器进行调谐以在目标频率(例如，期望的频率)操作。振荡器可包括用于对频率进行调谐的电容器组。电容器组可包括例如金属氧化物硅(MOS)电容器。在该示例中，DPLL 330可被构造为从用于控制电容器组的控制码的最高有效位(MSB)至最低有效位(LSB)顺序地执行调谐，使得振荡器可具有期望的频率。
通过通道选择信号(例如，CH_SEL<4:0>)来选择期望的频率。通过改变通道选择信号的值，DPLL 330的内部参考值改变。内部参考值可以是例如通过在屏蔽时间期间进行计数获得的校正值。通道选择信号CH_SEL<4:0>可包括五位(bit)，然而，不限于此。例如，通道选择信号可包括至少两位。
详细地，在变量的后部描述的“<x:0>”指示变量包括从“0”至“x”的位，即“x+1”位。变量的位仅是示例，因此，可基于设计改变变量的位。
当由DPLL 330通过上述操作来完成频率调谐时，ULP收发器300可基于Rx模式和Tx模式操作。
在一个示例中，使用DPLL 330而不是使用典型的APLL来实现在ULP收发器300中使用的频率合成器。在APLL中，在2.4吉赫兹(GHZ)的频带中，可消耗极大量的功率，并且相当大的面积可被包括在收发器中的频率合成器所占据。此外，由于在如上所述的SRO结构中，在Rx模式下，APLL可不继续操作，因此，可能难以满足频率精度。DPLL 330可包括数字单元，例如，计数器、比较器和寄存器，因此可消耗较少的功率并可占据较小的面积。
可基于对在屏蔽时间期间振荡器振荡的次数进行计数的结果来调整振荡器的电容器组，因此，可设计ULP收发器300来满足DPLL 330的处理时间，各种应用领域中的频率分辨率所需的处理时间和精度。可基于例如包括在电容器组中的电容器的数量来确定频率分辨率。
在一个示例中，在屏蔽时间或屏蔽间隔期间，计数器(例如，数字计数器)可对振荡器的输出进行计数，基于初始电容(例如，电容器组的电容器的初始值)来确定该振荡器的频率。在该示例中，DPLL 330可将计数的VCO信息与针对每个频率定义的映射表中的目标频率信息进行比较。DPLL 330可基于比较结果调整振荡器的电容器组，并可将振荡器的频率调谐为期望的频率，例如，目标频率。
当完成DPLL 330的所有操作时，DPLL 330可通过断开除了寄存器之外的所有模块来使功耗最小化。寄存器可被构造为保持可与例如预定电容器的值相应的电容器组的控制位。
可基于振荡器振荡的次数被计数的时间(例如，屏蔽时间)或基于电容器组的频率分辨率来配置频率精度。例如，随着屏蔽时间增加，被DPLL 330锁定的振荡器的频率和期望的目标频率之间的误差可减小。在另一示例中，随着包括在电容器组中的电容器的数量增加，被DPLL 330锁定的振荡器的频率和目标频率之间的误差可减小。例如，电容器的数量可与电容器组的控制位成比例。
通过调整例如频率精度，DPLL 330可被设计成用于各种应用领域。因此，DPLL 330可具有可扩展到各种应用领域的技术可扩展性。随着频率精度提高，被DPLL 330锁定的振荡器的频率和目标频率之间的误差可减小。
图4示出针对每个模式的收发器的操作的示例。图4示出SRO收发器的总体时序图。例如，执行Tx模式和Rx模式之间的切换。在该示例中，PLL在预定时间段(例如，Tx PLL接通和Rx PLL接通)期间执行锁定(例如，Tx PLL锁定和Rx PLL锁定)。当在Tx模式和Rx模式下执行锁定时，SRO收发器断开PLL(例如，Tx PLL断开和Rx PLL断开)，同时保持通过锁定操作确定的电容器组的电容器的值，因此，可使总体平均功耗最小化。
图5示出DPLL 500的示例。参照图5，DPLL 500包括计数器510、频率调谐器520、数字比较器530、时序产生器540、映射表550和振荡器560(例如，VCO)。例如，当振荡器560的频率与目标频率匹配时，DPLL 500可仅向频率调谐器520提供功率。
计数器510在屏蔽时间期间测量针对振荡器560的VCO信息。VCO信息可包括例如振荡器560的频率和在屏蔽时间(例如，VCO_CNT<17:0>)期间振荡器560振荡的次数。例如，计数器510可对在屏蔽时间期间振荡器560振荡的次数进行计数。
计数器510可以是例如18位计数器。在下面的描述中，计数器510在预定时间段期间对被分频的振荡器560的输出信号(例如，VCO_DIVK)进行计数。由时序产生器540的信号CNT_MASK来激活计数器510执行计数的时间。此外，施加信号CNT_MASK的时间对应于屏蔽时间。
由分频器“/K”对从振荡器560至计数器510的输出进行分频。“K”可以是例如“2”。例如，当“K”被设置为“2”时，分频器可将振荡器560的输出信号(例如，VCO_OUT和VCO_OUTB)除以“2”。在高频的示例中，计数器510可能不正常地操作。因此，DPLL 500将振荡器560的输出信号的频率除以预定大小(例如，K)，并将经分频的频率输入到计数器510。分频器可被表示为例如预分频器。
可基于将要由DPLL 500校准的目标频率或基于针对频率误差的公差(tolerance)来确定计数器510的位数。为了具有小于或等于预定值的频率误差，计数器510可需要具有这样的分辨率，所述分辨率返回在屏蔽时间(例如，CNT_MASK)期间针对具有与频率误差对应的差的频率发生的不同次数的振荡。分辨率可表示频率的分辨率。
在一个示例中，收发器可需要大约2.2GHz至大约2.8GHz的目标频率范围。在该示例中，振荡器560的输出信号可除以“2”，因此，输入到计数器510的频率f_vco/2可以在1.1GHz至1.4GHz的范围。此外，18位计数器可用于以针对100微秒(μs)的10千赫兹(kHz)的频率分辨率对振荡器560的分频的输出信号进行计数,而不发生过流。
频率调谐器520基于通过将VCO信息与预先存储在映射表550中的目标频率信息进行比较获得的比较结果，将振荡器560的频率调谐为目标频率。频率调谐器520可包括第一调谐控制器521和第二调谐控制器522。第一调谐控制器521可被构造为基于比较结果对振荡器560的频率进行粗调谐。第二调谐控制器522可被构造为基于比较结果对振荡器560的频率进行细调谐。例如，第一调谐控制器521的输出可被表示为具有10位的COARSE_CAPS<9:0>，第二调谐控制器522的输出可被表示为具有5位的FINE_CAPS<4:0>。
数字比较器530将目标频率信息与VCO信息进行比较，并向频率调谐器520提供比较结果(例如，UP/DN)。例如，数字比较器530可从MSB至LSB将目标频率信息与VCO信息进行比较。
以下将进一步描述数字比较器530的操作。在下面的描述中，数字比较器530可被称为比较器530。
例如，比较器530将在通过信号CNT_MASK设置的时间(例如，屏蔽时间)期间通过对振荡器560的输出信号进行计数而获得的值与通过COMP_REF提供的值(例如，COMP_REF<17:0>)进行比较。通过计数获得的值可以是例如振荡器560振荡的次数，通过COMP_REF提供的值可以是例如与目标频率相应的在屏蔽时间期间振荡器560振荡的次数。在该示例中，比较器530输出关于振荡器560的输出信号的频率是高于还是低于目标频率的信息(例如，UP/DN)。
在该示例中，COMP_REF是当在复用器(MUX)中选择从映射表550提取的通道码和外部提供的通道数据(例如，COARSE_COMP_REF<17:0>和FINE_COMP_REF<17:0>)时的复用器(MUX)的输出。COMP_REF的值可对应于目标频率，例如，DPLL 500中的期望的频率。通道码和通道数据均可具有例如18位，COMP_REF可被表示为COMP_REF<17:0>。然而，18位仅是示例，因此，COMP_REF可不限于18位。
时序产生器540对参考频率(例如，REF_CLK)进行分频，并提供用于允许计数器510、频率调谐器520和比较器530操作的时序信号。时序信号可包括例如CT_RST、CNT_MASK、EN_COMP和EN_CBANK。
映射表550预先存储在预定范围中的频率之中的与屏蔽时间相应的每个频率的目标频率信息。目标频率信息可包括例如在对振荡器560的频率进行粗调谐所需并与目标频率对应的的屏蔽时间期间振荡器560振荡的次数，和/或在对振荡器560的频率进行细调谐所需的并与目标频率对应的屏蔽时间期间振荡器560振荡的次数。在对振荡器560的频率进行粗调谐的示例中，可设置相对短的屏蔽时间，这是因为需要粗糙地比较振荡器560的频率和目标频率。在对振荡器560的频率进行细调谐的另一示例中，可设置相对长的屏蔽时间，这是因为需要精细地比较振荡器560的频率和目标频率。
例如，在与目标频率对应的屏蔽时间期间振荡器560振荡的次数可被表示为与目标频率相应的18位码，例如，期望的通道。可如以下表1和表2中所示来呈现目标频率信息。
振荡器560以由频率调谐器520调谐的频率振荡。例如，振荡器560可包括电容器组。电容器组可包括MOS电容器。例如，当电容器组包括“n”个电容器时，可基于由频率调谐器520提供的“n”个控制位来对振荡器560的频率进行调谐。在该示例中，“n”个控制位可分别对应于“n”个电容器，具有值“1”的控制位可指示相应电容器的接通状态，具有值“0”的控制位可指示相应电容器的断开状态。此外，“n”可以是大于或等于“1”的自然数。
比较器530对在屏蔽时间期间振荡器560的输出信号进行计数。可通过对参考时钟REF_CLK进行分频来提取屏蔽时间。
在一个示例中，可将VCO信息(例如，振荡器560振荡的经计数的次数)输入到比较器530中。可将通过CH_SEL<4:0>确定的目标频率的目标频率信息(例如，在屏蔽时间期间振荡器560以目标频率振荡的次数)输入到比较器530。
在该示例中，比较器530可从MSB至LSB将VCO信息与目标频率信息进行比较。此外，可通过两个处理(例如，粗调谐和细调谐)来执行所述比较。在需要相对低的精度的粗调谐中，可在相对短的时间段期间搜索电容器组中的电容器的值。在细调谐中，可在相对长的时间段期间搜索电容器组中的电容器的值以提高精度。
例如，第一调谐控制器521可被构造为控制粗糙电容器(即，从15位至6位的范围中的电容器)的接通状态和断开状态。第二调谐控制器522可被构造为控制精细电容器(即，从5位至1位的范围中的电容器)的接通状态和断开状态。
参照图5，参考时钟REF_CLK可表示DPLL 500的包括CNT_MASK的所有操作时钟。为了产生CNT_MASK，REF_DIV可乘以REF_CLK的时间段，以使用等式“屏蔽时间＝(REF_CLK的时间段)×(REF_DIV)＝Tref_clk×REF_DIV”推导出屏蔽时间。例如，针对24兆赫兹(MHz)的REF_CLK，REF_DIV可具有12位的位宽以产生100μs的屏蔽时间。REF_DIV可以是例如接收C_REF_DIV<12:0>、F_REF_DIV<12:0>和C_ONLY作为输入的MUX的输出。
CNT_MASK可表示计数器510对具有频率f_vco/K的振荡器560的输出信号进行计数的时间，并且CNT_MASK可对应于屏蔽时间。可从时序产生器540向计数器510提供信号CNT_MASK。EN_COMP可以是使计数器510的输出信号能够与目标频率的目标频率信息进行比较并存储在映射表550中的使能信号。EN_CBANK可以是使电容器组中的电容器的值能够基于比较器530的输出被调节的使能信号。CT_RST可以是在将信号CNT_MASK输入到计数器510之前重置计数器510的信号。
图6示出收发器的状态的示例。参照图6，在操作610，收发器执行切换到Tx模式或Rx模式。
在操作620，收发器执行控制电压切换。控制电压(例如，VCTRL)为从电压产生器接收的用于控制振荡器的频率的电压。PLL可将振荡器的控制电压锁定为期望的值。
在操作630，收发器执行DPLL的操作。例如，DPLL可通过在操作631的粗调谐和/或在操作632的细调谐将振荡器的频率与目标频率相匹配，并可锁定可指示DPLL的操作的完成的目标频率。
在操作640，收发器执行Tx操作和Rx操作。例如，收发器可通过断开DPLL而使用最小量的功率来在Tx模式或Rx模式下操作。
图7示出DPLL的操作的示例。参照图7，DPLL在屏蔽时间MASK_TIME期间对振荡器的频率进行计数，在计算时间CAL_TIME期间执行计算，并设置电容器组中的电容器的值。所述计算可包括例如将振荡器的频率与目标频率进行比较，并确定是否将振荡器的频率向上调谐或向下调谐。振荡器的控制电压可被锁定，而不是如图2中所述被周期地控制，因此，DPLL可在执行初始重置时或在改变通道时操作。因此，与图1的APLL相比，DPLL可消耗较少的功率，并且可不产生激励分量。
在图7中，在计算时间CAL_TIME期间，信号EN_COMP被施加到比较器，信号EN_CBANK被施加到频率调谐器，信号CT_RST被施加到计数器。计算时间CAL_TIME被设置为“TREF_CLK×5”。然而，不限于此，因此，计算时间可被设置为完成比较器、频率调谐器和计数器中的每个的操作并且DPLL被重置的时间。
此外，在图7中，在通过对参考时钟(例如，参考频率)进行分频而产生的信号CNT_MASK具有高的值的间隔(例如，MASK_TIME)期间，计数器可对振荡器的输出信号(例如，振荡器振荡的次数)进行计数。在信号CNT_MASK具有低的值的间隔(例如，CAL_TIME)期间，比较器可将映射表中存储的值与计数器的输出(例如，VCO_CNT<17:0>，即，通过计数器的计数获得的值)进行比较，并可执行计算。在该示例中，基于比较器的输出，频率调谐器可从与MSB相应的电容器至与LSB相应的电容器顺序地控制电容器组中的电容器，并可将振荡器的频率调谐为期望的频率值(例如，目标频率)。比较器的输出可包括例如信号UP和DN，作为通过将振荡器振荡的次数与振荡器以目标频率振荡的次数进行比较而获得的结果。例如，当电容器组具有15位时，时序间隔(例如，图7中的MASK_TIME和CAL_TIME)可被重复15次。
在一个示例中，可通过基于应用领域而改变信号CNT_MASK的间隔来设置精度和处理速度。例如，当不同的屏蔽时间被应用于10位粗糙电容器和5位精细电容器时，可由等式“锁定时间＝10×(MASK_TIME_coarse+CAL_TIME)+5×(MASK_TIME_fine+CAL_TIME)”来表示PLL用于锁定频率所需的锁定时间。在该等式中，MASK_TIME_coarse表示应用于粗糙电容器的屏蔽时间，MASK_TIME_fine表示应用于精细电容器的屏蔽时间。
表1示出被配置为预先存储在粗调谐中的与期望的目标频率相应的目标频率信息的映射表。表2示出被配置为预先存储在细调谐中的与期望的目标频率相应的目标频率信息的映射表。
在一个示例中，可基于REF_DIV设置屏蔽时间。参照表1和表2，表1的粗调谐中的REF_DIV的值小于表2的细调谐中的REF_DIV的值。此外，REF_CNT的值可以是例如在屏蔽时间期间振荡器以目标频率振荡的次数(例如，实际期望的校正值)。DPLL可将计数器的输出与REF_CNT的值进行比较，并可将振荡器的频率调谐为目标频率。
例如，可将REF_CNT的值预先存储在映射表中。例如，可由等式 REF _ CNT = 1 REF _ CLK &times; REF _ DIV &times; channel freq . 2 来表示REF_CNT。在等式中，REF_CLK表示参考时钟，REF_DIV(例如，REF_DIV<12:0>)表示用于设置屏蔽时间的长度的值，Channel freq.表示目标频率。在一个示例中，如上所述，振荡器的频率可除以“2”，因此，通道频率也可除以“2”，并可用作如上所述“Channel freq./2”。
[表1]
[表2]
在针对根据各种示例设计的DPLL电路的仿真中，可每当提供信号CNT_MASK时从MSB至LSB顺序地调整振荡器的粗糙电容器和精细电容器。例如，当在振荡器的电容器组中完成针对每位的操作时，可通过信号CT_RST重置DPLL。
例如，当找到电容器组中的从MSB至LSB的所有电容器值时，可产生指示操作的完成的信号Coarse_Lock。在15位的电容器组的示例中，频率调谐器可操作15次。响应于信号Coarse_Lock被产生，可断开除了频率调谐器之外的单元。因此，可使功耗最小化。
图8示出控制DPLL的方法的示例。在示例中，时序产生器可对参考频率进行分频，并可提供用于允许DPLL操作的时序信号。例如，时序产生器可产生针对计数器、比较器和频率调谐器中的每个的使能信号。
此外，可产生映射表以预先存储预定范围中的频率之中的与屏蔽时间相应的多个频率中的每个的目标频率信息。可在收发器的处理期间产生映射表，或可在收发器的初始操作期间由收发器产生映射表。预定范围可以是例如收发器按照预定标准操作的频率的范围。
目标频率信息可包括例如在对振荡器的频率进行粗调谐所需的并与目标频率相应的屏蔽时间(例如，MASK_TIME_coarse)期间振荡器振荡的次数(例如，REF_CNT)，和/或在对振荡器的频率进行细调谐所需的并与目标频率相应的屏蔽时间(例如，MASK_TIME_fine)期间振荡器振荡的次数(REF_CNT)。如表1和表2中所述，可以以REF_DIV的形式存储屏蔽时间。
在操作810，在屏蔽时间期间，计数器测量针对振荡器的VCO信息。VCO信息可包括例如振荡器的频率和/在屏蔽时间期间振荡器振荡的次数。例如，计数器可对振荡器振荡的次数进行计数。
在操作820，比较器将目标频率信息与VCO信息进行比较。比较器可向频率调谐器提供通过将目标频率信息与VCO信息进行比较而获得的比较结果。例如，当包括在VCO信息中的振荡器振荡的次数小于包括在目标频率信息中的与目标频率相应的振荡器振荡的次数时，用于提高振荡器的频率的输出信号UP可被提供给频率调谐器。在该示例中，与目标频率相应的振荡器振荡的次数可以是在屏蔽时间期间振荡器以目标频率振荡的次数。
在操作830，频率调谐器基于比较结果将振荡器的频率调谐为目标频率。例如，频率调谐器可基于通过将VCO信息与预先存储在映射表中的目标频率信息进行比较而获得的比较结果将振荡器的频率调谐为目标频率。在该示例中，第一调谐控制器可基于比较结果对振荡器的频率进行粗调谐。此外，第二调谐控制器可基于比较结果对振荡器的频率进行细调谐。
在操作840，DPLL确定振荡器的频率是否与目标频率匹配。例如，DPLL在频率调谐器完成电容器组中的所有电容器的调谐的时间点确定通过电容器组确定的振荡器的频率是否与目标频率匹配。当振荡器的频率被确定为与目标频率匹配时，所述方法继续到操作850。否则，方法返回到操作810。例如，当电容器组包括15位时，DPLL可重复执行15次操作810至操作830。
在操作850，DPLL向频率调谐器提供功率。例如，DPLL可供应用于保持与目标频率匹配的振荡器的频率的功率。所述方法可继续到图6的操作640。
在图6的操作640，DPLL可允许振荡器以在数据发送和接收时间期间调谐的频率振荡。
描述的DPLL的示例可使功耗和面积最小化。另外，根据各种示例，可通过基于通过对振荡器的输出信号进行计数而获得的VCO信息对振荡器的频率进行调谐，来增加计数时间和频率分辨率。因此，在Rx模式下，DPLL可具有期望的频率精度，因此，可用作精确频率合成器。此外，根据各种示例，可通过调整屏蔽时间来执行快速锁定。
此外，根据各种示例，可基于各种应用领域中的频率分辨率规格容易地修改电路。此外，通过添加调整频率分辨率的功能(例如，调整屏蔽时间的功能)，收发器可具有可扩展性。此外，根据各种示例，当DPLL允许振荡器的频率与目标频率匹配时，可断开DPLL的大部分单元。因此，可使总体平均功耗最小化。
此外，根据各种示例，来表示作为DPLL的平均功耗的指标的平均电流。DPLL可在数据发送和接收时间之前(例如，在Rx/Tx数据发送之前的DPLL的预校准)通过PLL锁定来设置振荡器的频率，并可在数据发送和接收时间期间(占空比PLL操作(Duty cycledPLL operation))使DPLL失活。
此外，根据各种示例，在DPLL的失活期间，可使DPLL的功耗最小化。例如，在DPLL的失活期间，可使用最小数量的单元(例如，使用作为寄存器的频率调谐器)来保持频率。因此，可在DPLL的失活期间使频率漂移最小化。
此外，根据各种示例，在振荡器的控制电压节点，电流可不泄露，因此，可在不需要单独的泄露补偿电路的情况下使频率漂移最小化。此外，根据各种示例，DPLL可被应用于低功率收发器，ULP收发器、超再生接收器(SRR)、具有连接解决方案的唤醒接收器和/或医学植入通信服务(MICS)。唤醒接收器可包括例如无线局域网(WLAN)、蓝牙和/或Zigbee。
可使用一个或更多个硬件组件、一个或更多个软件组件、或一个或更多个硬件组件与一个或更多个软件组件的组合来实现上面描述的各种单元、元件和方法。
硬件组件可以是例如以物理方式执行一个或更多个操作的物理装置，但不限于此。硬件组件的示例包括麦克风、放大器、低通滤波器、高通滤波器、带通滤波器、模数转换器、数模转换器和处理装置。
可例如由被软件或指令控制以执行一个或更多个操作的处理装置实现软件组件，但不限于此。计算机、控制器或其它控制装置可使处理装置运行软件或执行指令。可由一个处理装置实现一个软件组件，或者可由一个处理装置实现两个或更多的软件组件，或者可由两个或更多的处理装置实现一个软件组件，或者可由两个或更多的处理装置实现两个或更多的软件组件。
可使用一个或更多个通用或专用计算机(诸如例如，处理器、控制器和算术逻辑单元、数字信号处理器、微型计算机、现场可编程阵列、可编程逻辑单元、微处理器或能够运行软件或执行指令的任何其它装置)来实现处理装置。处理装置可运行操作系统(OS)并且可运行在OS下操作的一个或更多个软件应用。当处理装置运行软件或执行指令时，处理装置可访问、存储、操纵、处理和创建数据。为了简单，可在描述中使用单数术语“处理装置”，但本领域普通技术人员将会理解，处理装置可包括多个处理元件和多种类型的处理元件。例如，处理装置可包括一个或更多个处理器或者一个或更多个处理器和一个或更多个控制器。另外，不同的处理结构是可能的，诸如并行处理器或多核处理器。
被构造为实现软件组件以执行操作A的处理装置可包括处理器，该处理器被编程为运行软件或执行指令以控制处理器执行操作A。另外，被构造为实现软件组件以执行操作A、操作B和操作C的处理装置可具有各种结构，诸如例如：被构造为实现软件组件以执行操作A、B和C的处理器；被构造为实现软件组件以执行操作A的第一处理器和被构造为实现软件组件以执行操作B和C的第二处理器；被构造为实现软件组件以执行操作A和B的第一处理器和被构造为实现软件组件以执行操作C的第二处理器；被构造为实现软件组件以执行操作A的第一处理器、被构造为实现软件组件以执行操作B的第二处理器和被构造为实现软件组件以执行操作C的第三处理器；被构造为实现软件组件以执行操作A、B和C的第一处理器和被构造为实现软件组件以执行操作A、B和C的第二处理器；或者一个或更多个处理器的任何其它结构，所述一个或多个处理器中的每一个执行操作A、B和C中的一个或更多个操作。虽然这些示例提及三个操作A、B和C，但可执行的操作的数量不限于三个，而是可以是实现所希望的结果或执行所希望的任务所需的任何数量的操作。
用于控制处理装置实现软件组件的软件或指令可包括计算机程序、一条代码、指令或其一些组合，以用于独立地或共同地指示或配置处理装置以执行一个或更多个期望的操作。软件或指令可包括可由处理装置直接执行的机器代码(诸如，由编译器产生的机器代码)和/或可由处理装置使用解释器执行的高级代码。软件或指令和任何关联的数据、数据文件和数据结构可被永久或暂时包含于任何类型的机器、组件、物理或虚拟装备、计算机存储介质或装置或者能够提供指令或数据或由处理装置解释的传播的信号波。软件或指令和任何关联的数据、数据文件和数据结构还可分布在联网的计算机系统上，从而以分布方式存储并执行软件或指令和任何关联的数据、数据文件和数据结构。
例如，软件或指令和任何关联的数据、数据文件和数据结构可被记录、存储或固定在一个或更多个非暂态计算机可读存储介质中。非暂态计算机可读存储介质可以是能够存储软件或指令和任何关联的数据、数据文件和数据结构以使其可由计算机系统或处理装置读取的任何数据存储装置。非暂态计算机可读存储介质的示例包括只读存储器(ROM)、随机存取存储器(RAM)、闪存、CD-ROM、CD-R、CD+R、CD-RW、CD+RW、DVD-ROM、DVD-R、DVD+R、DVD-RW、DVD+RW、DVD-RAM、BD-ROM、BD-R、BD-R LTH、BD-RE、磁带、软盘、磁光数据存储装置、光学数据存储装置、硬盘、固态盘或本领域普通技术人员已知的任何其它非暂态计算机可读存储介质。
用于实现这里公开的示例的功能程序、代码和代码段可由示例所属领域程序员基于这里提供的附图及其对应描述来容易地构造。
虽然本公开包括特定的示例，但是本领域的普通技术人员应该清楚，可在不脱离权利要求及其等同物的精神和范围的情况下对这些示例做出形式和细节上的各种改变。这里描述的示例仅被考虑为描述性的，而不是限制的目的。每个示例中的特征或方面的描述将被认为可应用于其它示例中的类似特征或方面。如果描述的技术被以不同的顺序执行，和/或如果描述的系统、结构、装置或电路中的组件被以不同的方式组合和/或被其它组件或其等同物代替或补充，则也可获得合适的结果。因而，本公开的范围不是由具体实施方式限定，而是由权利要求及其等同物限定，并且权利要求及其等同物范围内的所有改变均被解释为包括在本公开内。

Claims (23)

1.一种锁相环PLL，包括：
计数器，被构造为在屏蔽时间期间测量振荡器的压控振荡器VCO信息；
频率调谐器，被构造为基于通过将VCO信息与目标频率信息进行比较而获得的比较结果，将振荡器的频率调谐为目标频率。
2.如权利要求1所述的PLL，还包括：
比较器，被构造为将VCO信息与目标频率信息进行比较，以获得比较结果。
3.如权利要求1所述的PLL，还包括：
时序产生器，被构造为
对参考频率进行分频，
基于分频的参考频率提供将被用于操作计数器、比较器和频率调谐器的时序信号。
4.如权利要求1所述的PLL，还包括：
映射表，被配置为预先存储在预定范围中的频率之中的与屏蔽时间相应的多个频率中的每个频率的目标频率信息。
5.如权利要求1所述的PLL，其中，目标频率信息包括在对振荡器的频率进行粗调谐所需与目标频率对应的屏蔽时间期间振荡器振荡的次数以及在对振荡器的频率进行细调谐所需的并与目标频率对应的屏蔽时间期间振荡器振荡的次数中的任何一个或两者。
6.如权利要求1所述的PLL，其中，频率调谐器包括：
第一调谐控制器，被构造为基于比较结果将振荡器的频率粗调谐为目标频率；
第二调谐控制器，被构造为基于比较结果将振荡器的频率细调谐为目标频率。
7.如权利要求1所述的PLL，其中，响应于振荡器的频率与目标频率匹配，PLL被构造为将功率提供给将被用于保持振荡器的频率与目标频率匹配的频率调谐器。
8.如权利要求1所述的PLL，其中：
VCO信息包括振荡器的频率和在屏蔽时间期间振荡器振荡的次数中的任何一个或两者；
计数器被构造为对振荡器振荡的次数进行计数。
9.如权利要求1所述的PLL，还包括：
振荡器，被构造为在数据发送和接收时间期间以调谐的频率振荡。
10.一种控制锁相环PLL的方法，所述方法包括:
在屏蔽时间期间测量振荡器的压控振荡器VCO信息；
基于通过将VCO信息与目标频率信息进行比较获得的比较结果，将振荡器的频率调谐为目标频率。
11.如权利要求10所述的方法，还包括：
将VCO信息与目标频率信息进行比较，以获得比较结果。
12.如权利要求10所述的方法，还包括：
对参考频率进行分频；
基于分频的参考频率提供将被用于操作PLL的时序信号。
13.如权利要求10所述的方法，还包括：
预先存储在预定范围中的频率之中的与屏蔽时间对应的多个频率中的每个频率的目标频率信息。
14.如权利要求10所述的方法，其中，目标频率信息包括在对振荡器的频率进行粗调谐所需的并与目标频率对应的屏蔽时间期间振荡器振荡的次数以及在对振荡器的频率进行细调谐所需的并与目标频率对应的屏蔽时间期间振荡器振荡的次数中的任何一个或两者。
15.如权利要求10所述的方法，其中，所述调谐包括：
基于比较结果将振荡器的频率粗调谐为目标频率；
基于比较结果将振荡器的频率细调谐为目标频率。
16.如权利要求10所述的方法，还包括：
响应于振荡器的频率与目标频率匹配，提供功率以用于保持振荡器的频率与目标频率匹配。
17.如权利要求10所述的方法，其中：
VCO信息包括振荡器的频率和在屏蔽时间期间振荡器振荡的次数中的任何一个或两者；
所述测量包括：对振荡器振荡的次数进行计数。
18.如权利要求10所述的方法，还包括：
在数据发送和接收时间期间以调谐的频率振荡。
19.一种具有锁相环PLL的超低功率ULP收发器，所述ULP收发器包括：
接收Rx路径，被构造为在接收模式下接收数据；
发送Tx路径，被构造为在发送模式下发送数据；
PLL，被构造为
在接收模式和发送模式的屏蔽时间期间测量振荡器的压控振荡器VCO信息，
基于通过将VCO信息与目标频率信息进行比较而获得的比较结果，将振荡器的频率调谐为目标频率。
20.如权利要求19所述的ULP收发器，其中，响应于振荡器的频率与目标频率匹配，PLL被构造为提供功率，以用于保持振荡器的频率与目标频率匹配。
21.一种锁相环PLL，包括：
计数器，被构造为在屏蔽时间期间对振荡器振荡的次数进行计数；
比较器，被构造为将振荡器振荡的次数与和目标频率对应的振荡器振荡的目标次数进行比较；
频率调谐器，被构造为基于所述比较将振荡器的频率调谐为目标频率。
22.如权利要求21所述的PLL，其中，振荡器振荡的目标次数是在对振荡器的频率进行粗调谐所需的粗屏蔽时间期间或在对振荡器的频率进行细调谐所需的细屏蔽时间期间。
23.如权利要求21所述的PLL，其中，频率调谐器包括：
第一调谐控制器，被构造为基于所述比较在第一时间段期间将振荡器的频率粗调谐为目标频率；
第二调谐控制器，被构造为基于所述比较在大于第一时间段的第二时间段期间将振荡器的频率细调谐为目标频率。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107707254A (zh) * 2016-08-09 2018-02-16 三星电子株式会社 响应于外部信号校准振荡器的频率的设备和方法
US10389362B2 (en) 2016-07-04 2019-08-20 Samsung Electronics Co., Ltd. Device and method to calibrate frequency

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9337851B2 (en) * 2014-06-09 2016-05-10 Stmicroelectronics International N.V. Phase locked loop circuit equipped with unity gain bandwidth adjustment
US10003345B2 (en) * 2014-12-11 2018-06-19 Research & Business Foundation Sungkyunkwan University Clock and data recovery circuit using digital frequency detection
KR102459849B1 (ko) * 2015-03-10 2022-10-28 삼성전자주식회사 바이 페이즈드 온-오프 키잉(ook) 송신기 및 통신 방법
KR102516356B1 (ko) 2016-01-07 2023-03-31 삼성전자주식회사 주파수 조절 장치 및 방법
CN108418582B (zh) * 2018-02-11 2020-08-25 华为技术有限公司 传输信号的方法、驱动器及系统
US11095295B2 (en) 2018-06-26 2021-08-17 Silicon Laboratories Inc. Spur cancellation for spur measurement
KR102527676B1 (ko) * 2018-07-13 2023-05-03 삼성전자주식회사 위상 고정 루프 회로
US10659060B2 (en) 2018-09-27 2020-05-19 Silicon Laboratories Inc. Spur cancellation with adaptive frequency tracking
US10680622B2 (en) * 2018-09-27 2020-06-09 Silicon Laboratories Inc. Spur canceller with multiplier-less correlator
EP3648352A1 (en) 2018-10-31 2020-05-06 Stichting IMEC Nederland Signal generator
US10819353B1 (en) 2019-10-04 2020-10-27 Silicon Laboratories Inc. Spur cancellation in a PLL system with an automatically updated target spur frequency
US11038521B1 (en) 2020-02-28 2021-06-15 Silicon Laboratories Inc. Spur and quantization noise cancellation for PLLS with non-linear phase detection
US11316522B2 (en) 2020-06-15 2022-04-26 Silicon Laboratories Inc. Correction for period error in a reference clock signal
US11070214B1 (en) * 2020-10-14 2021-07-20 Mellanox Technologies Denmark Aps Test circuit for a digital phase-locked loop
KR20230174117A (ko) * 2022-06-20 2023-12-27 삼성전자주식회사 Rf 송신 신호 생성 회로의 활성화를 제어하는 무선 통신 장치 및 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448193A (en) * 1992-11-05 1995-09-05 At&T Corp. Normalization of apparent propagation delay
CN101257304A (zh) * 2008-04-03 2008-09-03 北京大学 一种双环路频率综合器及其粗调环路的调谐方法
US7449928B2 (en) * 2006-01-12 2008-11-11 Kabushiki Kaisha Toshiba Semiconductor device
US20100134192A1 (en) * 2008-12-02 2010-06-03 Electronics And Telecommunications Research Institute Frequency calibration loop circuit
US8442466B2 (en) * 2009-06-26 2013-05-14 Qualcomm Incorporated FM transmitter with a delta-sigma modulator and a phase-locked loop

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01114121A (ja) * 1987-10-27 1989-05-02 Nec Ic Microcomput Syst Ltd 発振器を内蔵した集積回路
JPH09191249A (ja) * 1996-01-10 1997-07-22 Fujitsu Ltd 周波数偏差補正方式
US6308048B1 (en) 1997-11-19 2001-10-23 Ericsson Inc. Simplified reference frequency distribution in a mobile phone
JP2001251186A (ja) * 2000-03-03 2001-09-14 Nec Microsystems Ltd Ｐｌｌ回路
US6747521B1 (en) * 2002-07-26 2004-06-08 Zeevo, Inc. Analog memory cell in a low power oscillator
US7215936B2 (en) 2003-04-02 2007-05-08 Bogdan Sadowski Super-regenerative receiver including phase-locked loop
JP2005079998A (ja) * 2003-09-01 2005-03-24 Sanyo Electric Co Ltd 発振周波数制御回路
TWI373925B (en) 2004-02-10 2012-10-01 Tridev Res L L C Tunable resonant circuit, tunable voltage controlled oscillator circuit, tunable low noise amplifier circuit and method of tuning a resonant circuit
US7084713B2 (en) 2004-03-29 2006-08-01 Qualcomm Inc. Programmable capacitor bank for a voltage controlled oscillator
JP4434906B2 (ja) * 2004-10-01 2010-03-17 三洋電機株式会社 発振周波数制御回路
US8112054B2 (en) * 2005-09-26 2012-02-07 Cypress Semiconductor Corporation Tri-stating a phase locked loop to conserve power
JP2009010599A (ja) * 2007-06-27 2009-01-15 Panasonic Corp デジタル制御発振回路、周波数シンセサイザ、それを用いた無線通信機器及びその制御方法
KR100935969B1 (ko) 2007-09-11 2010-01-08 삼성전기주식회사 광대역 전압 제어 발진기
US8170523B2 (en) 2007-12-12 2012-05-01 Electronics And Telecommunications Research Institute Super regenerative receiver and method of saving power of the same
US9287886B2 (en) 2008-02-29 2016-03-15 Qualcomm Incorporated Dynamic reference frequency for fractional-N Phase-Locked Loop
US8169270B2 (en) 2009-05-07 2012-05-01 Qualcomm Incorporated Overlapping, two-segment capacitor bank for VCO frequency tuning
US8570113B2 (en) 2010-06-23 2013-10-29 Advanced Micro Devices, Inc. Digital VCO calibration method and apparatus
KR20120023997A (ko) 2010-09-03 2012-03-14 한국전자통신연구원 3단계 코어스 튜닝 기법이 적용된 광대역 능동 인덕터를 사용하는 디지털 제어 발진 방법 및 장치
US8253506B2 (en) 2010-10-05 2012-08-28 Qualcomm, Incorporated Wideband temperature compensated resonator and wideband VCO
JP5702124B2 (ja) * 2010-12-02 2015-04-15 ラピスセミコンダクタ株式会社 無線通信装置
KR101904749B1 (ko) * 2012-05-10 2018-10-08 삼성전자주식회사 위상 고정 루프의 스위칭 및 위상 잡음 향상 기법을 적용한 트랜시버
KR102029688B1 (ko) * 2012-12-28 2019-10-08 주식회사 실리콘웍스 클럭 신호의 주파수 변화 제어 회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448193A (en) * 1992-11-05 1995-09-05 At&T Corp. Normalization of apparent propagation delay
US7449928B2 (en) * 2006-01-12 2008-11-11 Kabushiki Kaisha Toshiba Semiconductor device
CN101257304A (zh) * 2008-04-03 2008-09-03 北京大学 一种双环路频率综合器及其粗调环路的调谐方法
US20100134192A1 (en) * 2008-12-02 2010-06-03 Electronics And Telecommunications Research Institute Frequency calibration loop circuit
US8442466B2 (en) * 2009-06-26 2013-05-14 Qualcomm Incorporated FM transmitter with a delta-sigma modulator and a phase-locked loop

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10389362B2 (en) 2016-07-04 2019-08-20 Samsung Electronics Co., Ltd. Device and method to calibrate frequency
CN107707254A (zh) * 2016-08-09 2018-02-16 三星电子株式会社 响应于外部信号校准振荡器的频率的设备和方法
CN107707254B (zh) * 2016-08-09 2023-06-13 三星电子株式会社 响应于外部信号校准振荡器的频率的设备和方法

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