CN104779598B - 瞬态电压抑制器 - Google Patents

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Abstract

本发明提供一种瞬态电压抑制器。所述瞬态电压抑制器包含N个第一晶体管和N个半导体单元。所述N个第一晶体管分别耦接在参考接地与N个衬垫之间，且所述N个晶体管是由参考电源线上的电压控制。所述N个半导体单元分别耦接在所述参考接地与所述N个衬垫之间，或分别耦接在所述参考电源线与所述N个衬垫之间。N为正整数。

Description

瞬态电压抑制器
技术领域
本发明是有关于一种瞬态电压抑制器。
背景技术
随着目前科技的高速发展，集成电路广泛用于电子装置中。所属领域的技术人员知晓静电放电（Electrostatic discharge,简称ESD）是集成电路的主要问题之一。在ESD事件下，集成电路的电路可能被重置或甚至损坏。当前，所有消费性电子产品须通过对消费性电子产品应用适当的保护方案来通过IEC61000-4-2标准的ESD测试要求。
参看图1A和图1B，其中图1A和图1B是在不同模式中工作的电子装置的框图。在图1A中，瞬态电压抑制器（TVS）110并联耦接到要保护的电路120。要保护的电路120在正常模式中工作，且操作电压VPP和参考接地GND的电压电平分别保持在正常范围中。瞬态电压抑制器（TVS）110感测操作电压VPP和参考接地GND的电压电平，且在操作电压VPP与参考接地GND之间提供高阻抗。因此，电流IOP可被提供到要保护的电路120以进行操作。
另一方面，当发生ESD事件时，参看图1B，瞬态电压抑制器（TVS）110感测操作电压VPP和参考接地GND的电压电平，且在操作电压VPP与参考接地GND之间提供极低阻抗。因此，由ESD事件导致的电流IESD可放电到参考接地GND，且要保护的电路120受到保护以免被电流IESD损坏。
发明内容
本发明提供一种瞬态电压抑制器，用于保护被静电放电（ESD）损坏的电路。
本发明所提供的瞬态电压抑制器包含N个第一晶体管和N个半导体单元。所述N个第一晶体管分别耦接在参考接地与N个衬垫之间，且所述N个晶体管是由参考电源线上的电压控制。所述N个半导体单元分别耦接在所述参考接地与所述N个衬垫之间，或分别耦接在所述参考电源线与所述N个衬垫之间。N为正整数。
在本发明的实施例中，所述半导体单元中的每一者为二极管，其中，所述二极管中的每一者的阴极耦接到所述对应衬垫，且所述二极管中的所述每一者的阳极耦接到所述参考接地，N为正整数。
在本发明的实施例中，所述半导体单元分别为N个第二晶体管，且所述第二晶体管分别耦接在所述N个衬垫与所述参考电源线之间，所述第二晶体管是由所述参考接地控制。
在本发明的实施例中，所述瞬态电压抑制器还包含箝位电路。所述箝位电路耦接在所述参考电源线与所述参考接地之间。当所述瞬态电压抑制器在静电放电（ESD）保护模式中操作时，所述箝位电路将电流从所述参考电源线排出到所述参考接地。
在本发明的实施例中，其中所述箝位电路包含箝位晶体管。所述箝位晶体管具有第一端、第二端和控制端。所述箝位晶体管的所述第一端耦接到所述箝位晶体管的所述控制端和所述参考电源线，所述箝位晶体管的所述第二端耦接到所述参考接地。
在本发明的实施例中，其中所述箝位晶体管为NPN双极晶体管，所述箝位晶体管的所述第一端为所述箝位晶体管的发射极，所述箝位晶体管的所述第二端为所述箝位晶体管的集电极，且所述箝位晶体管的所述控制端为所述箝位晶体管的基极。
在本发明的实施例中，其中所述箝位电路包含箝位晶体管。所述箝位晶体管具有第一端、第二端和控制端。所述箝位晶体管的所述第一端耦接到所述箝位晶体管的所述控制端和所述参考接地，所述箝位晶体管的所述第二端耦接到所述参考电源线。
在本发明的实施例中，其中所述箝位晶体管为PNP双极晶体管，所述箝位晶体管的所述第一端为所述箝位晶体管的发射极，所述箝位晶体管的所述第二端为所述箝位晶体管的集电极，且所述箝位晶体管的所述控制端为所述箝位晶体管的基极。
在本发明的实施例中，其中所述箝位电路还包含额外箝位晶体管。所述额外箝位晶体管耦接在所述箝位晶体管的所述基极与所述集电极之间。所述额外箝位晶体管具有第一端、第二端和控制端，所述额外箝位晶体管的所述第一端耦接到所述箝位晶体管的所述控制端，所述额外箝位晶体管的所述控制端和所述第二端耦接到所述参考接地。
在本发明的实施例中，其中所述额外箝位晶体管为NPN双极晶体管，所述箝位晶体管的所述第一端为所述额外箝位晶体管的集电极，所述箝位晶体管的所述第二端为所述额外箝位晶体管的发射极，且所述额外箝位晶体管的所述控制端为所述额外箝位晶体管的基极。
在本发明的实施例中，其中所述箝位电路还包含至少一个箝位二极管。所述箝位二极管的阳极耦接到所述箝位晶体管的所述控制端，且所述箝位二极管的阴极耦接到所述参考接地。
在本发明的实施例中，其中所述第一晶体管为PNP双极晶体管，所述第一晶体管中的每一者具有发射极、集电极和基极，其中所述第一晶体管中的每一者的所述基极耦接到所述参考电源线，所述第一晶体管中的每一者的所述集电极耦接到所述参考接地，且所述第一晶体管中的每一者的所述发射极耦接到所述对应衬垫。
在本发明的实施例中，其中所述衬垫包括至少一个输入输出衬垫和多个电源衬垫。
本发明将连接到衬垫的晶体管设置在所述瞬态电压抑制器中。当所述衬垫接收由静电放电导致的峰值电压时，所述晶体管可接通，且所述峰值电压的峰值电流可迅速排出到参考接地。因此，通过使用根据本发明的瞬态电压抑制器，核心电路可受到保护以免被ESD损坏。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A和图1B是在不同模式中工作的电子装置的框图；
图2到图4为根据本发明的实施例的瞬态电压抑制器210到瞬态电压抑制器230的电路图；
图5为根据本发明的实施例的瞬态电压抑制器的另一电路图；
图6A到图6D为根据本发明的多个实施例的瞬态电压抑制器的电路图。
附图标记说明：
110：瞬态电压抑制器（TVS）；
120：要保护的电路；
210：瞬态电压抑制器；
211～21N：半导体单元；
220：瞬态电压抑制器；
221～22N：半导体单元；
230：瞬态电压抑制器；
231～23N：半导体单元；
300：TVS；
310：箝位电路；
410：箝位电路；
2201：箝位电路；
2301：箝位电路；
D1～DN：二极管；
DA1～DAM：箝位二极管；
GND：参考接地；
IESD：电流；
IOP：电流；
PAD1～PADN：衬垫；
PL：参考电源线；
T1～TN：晶体管；
T11～T1N：晶体管；
TA：箝位晶体管；
TA1：箝位晶体管；
TA2：额外箝位晶体管；
VPP：操作电压。
具体实施方式
现将详细参考本发明的优选实施例，其实例在附图中得以说明。只要可能，相同参考数字在图式和描述中用以指相同或相似部分。
参看图2，图2是根据本发明的实施例的瞬态电压抑制器210的电路图。瞬态电压抑制器210包含N个晶体管T1到晶体管TN和N个半导体单元211到半导体单元21N。在图2中，半导体单元211到半导体单元21N分别为二极管D1到二极管DN。晶体管T1到晶体管TN耦接到参考接地GND，且晶体管T1到晶体管TN分别耦接到衬垫PAD1到衬垫PADN。晶体管T1到晶体管TN还耦接到用于接收操作电压VPP的参考电源线PL。半导体单元211到半导体单元21N分别耦接到衬垫PAD1到衬垫PADN，且半导体单元211到半导体单元21N耦接到参考接地GND。
在这个实施例中，二极管D1到二极管DN分别耦接到晶体管T1到晶体管TN。详细地说，二极管D1到二极管DN分别耦接到晶体管T1到晶体管TN分别连接到衬垫PAD1到衬垫PADN的连接端。
晶体管T1到晶体管TN中的每一者具有第一端、第二端和控制端。晶体管T1到晶体管TN的第一端耦接到参考接地GND，晶体管T1到晶体管TN的第二端分别耦接到衬垫PAD1到衬垫PADN，且晶体管T1到晶体管TN的控制端耦接到参考电源线PL。在这个实施例中，晶体管T1到晶体管TN的第一端为晶体管T1到晶体管TN的发射极，晶体管T1到晶体管TN的第二端为晶体管T1到晶体管TN的集电极，且晶体管T1到晶体管TN的控制端为晶体管T1到晶体管TN的基极。晶体管T1到晶体管TN为双极晶体管，且在图2中，晶体管T1到晶体管TN为PNP双极晶体管。二极管D1到二极管DN的阴极分别耦接到衬垫PAD1到衬垫PADN，且二极管D1到二极管DN的阳极耦接到参考接地。
瞬态电压抑制器210要保护的电路可耦接到瞬态电压抑制器210。详细地说，衬垫PAD1到衬垫PADN中的每一者可耦接到要保护的电路的衬垫。要保护的电路的衬垫中的一者可耦接到瞬态电压抑制器210的一个或一个以上衬垫PAD1到衬垫PADN。
在操作中，当未发生ESD事件时，操作电压VPP和参考接地GND的电压电平保持处于正常范围内，且晶体管T1到晶体管TN和二极管D1到二极管DN切断。因此，瞬态电压抑制器210在参考电源线PL与衬垫PAD1到衬垫PADN之间且在衬垫PAD1到衬垫PADN与参考接地GND之间提供高阻抗。传送到衬垫PAD1到衬垫PADN的信号可传送到要保护的电路以进行正常操作。
另一方面，当发生ESD事件时，如果ESD电压以正的高电压峰值传送到衬垫PAD1时，那么参考电源线PL上的操作电压VPP的电压电平因将正的高电压峰值耦接在衬垫PAD1上而升高。此时，晶体管T1根据衬垫PAD1上的高电压峰值而接通，且晶体管T1在衬垫PAD1与参考接地GND之间提供极低阻抗。衬垫PAD1上的电流可排出到参考接地GND，且要保护的电路受到保护以免被ESD事件损坏。
另一方面，半导体单元211到半导体单元21N可用于在发生ESD事件时，在衬垫PAD1到衬垫PADN与参考电源线PL或参考接地GND之间形成路径。也就是说，半导体单元211到半导体单元21N可将ESD电流从衬垫PAD1到衬垫PADN引导到参考接地GND或参考电源线PL。
参看图3，图3是根据本发明的实施例的瞬态电压抑制器220的另一电路图。不同于图2中的瞬态电压抑制器210，瞬态电压抑制器220中的半导体单元221到半导体单元22N分别由晶体管T11到晶体管T1N形成。晶体管T11到晶体管T1N为PNP型双极晶体管。举例来说，晶体管T11的基极耦接到参考接地GND，晶体管T11的发射极耦接到衬垫PAD1，且晶体管T11的集电极耦接到参考电源线PL。此外，瞬态电压抑制器220还包含箝位电路2201。箝位电路2201耦接在参考电源线PL与参考接地GND之间。
参看图4，图4是根据本发明的实施例的瞬态电压抑制器230的另一电路图。在瞬态电压抑制器230中，半导体单元231到半导体单元23N中的每一者可由晶体管或二极管形成。在图4中，半导体单元231由诸如图2中所示的二极管D1的二极管形成，且半导体单元232到半导体单元23N分别由诸如图3中所示的晶体管T12到晶体管T1N的晶体管形成。
参看图5，图5是根据本发明的实施例的瞬态电压抑制器的另一电路图。TVS300包含N个晶体管T1到晶体管TN、N个二极管D1到二极管DN和箝位电路310。晶体管T1到晶体管TN耦接到参考接地GND，且晶体管T1到晶体管TN分别耦接到衬垫PAD1到衬垫PADN。晶体管T1到晶体管TN还耦接到用于接收操作电压VPP的参考电源线PL。此外，箝位电路310耦接在参考电源线PL与参考接地GND之间。
此处请注意，当TVS在ESD保护模式中操作时，箝位电路310用于将电流从参考电源线PL排出到参考接地GND。详细地说，当具有正的高电压峰值的ESD电压传送到衬垫PAD1时，操作电压VPP的电压电平因耦合在衬垫PAD1的正的高电压峰值而升高。箝位电路310感测操作电压VPP的电压电平的升高，且在参考电源线PL与参考接地GND之间提供低阻抗。因此，由ESD电压导致的电流通过箝位电路310而从参考电源线PL排出到参考接地GND，且要保护的电路可免于被ESD电压损坏。
另一方面，衬垫PAD1到衬垫PADN中的每一者可配置为不同类型的衬垫。衬垫PAD1到衬垫PADN中的至少一者可为输入输出（IO）衬垫，且衬垫PAD1到衬垫PADN中的一些可为电源衬垫。电源衬垫包含用于耦接到操作电压的VDD衬垫和用于耦接到接地电压的接地衬垫。
参看图6A到图6D，图6A到图6D为根据本发明的多个实施例的瞬态电压抑制器的电路图。在图6A中，箝位电路410包含箝位晶体管TA。箝位晶体管TA具有第一端、第二端和控制端。箝位晶体管TA的第一端为箝位晶体管TA的发射极，且耦接到参考电源线PL。箝位晶体管TA的第二端为箝位晶体管TA的集电极，且耦接到参考接地GND。箝位晶体管TA的控制端为箝位晶体管TA的基极，且耦接到箝位晶体管TA的发射极和参考电源线PL。在这个实施例中，箝位晶体管TA为NPN双极晶体管。
在图6B中，箝位电路410包含箝位晶体管TA。箝位晶体管TA具有第一端、第二端和控制端。箝位晶体管TA的第一端为箝位晶体管TA的集电极，且耦接到参考电源线PL。箝位晶体管TA的第二端为箝位晶体管TA的发射极，且耦接到参考接地GND。箝位晶体管TA的控制端为箝位晶体管TA的基极，且耦接到箝位晶体管TA的发射极和参考接地GND。在这个实施例中，箝位晶体管TA为NPN双极晶体管。
在图6C中，箝位电路410包含箝位晶体管TA1和额外箝位晶体管TA2。箝位晶体管TA1具有第一端、第二端和控制端。箝位晶体管TA1的第一端为箝位晶体管TA1的发射极，且耦接到参考电源线PL。箝位晶体管TA1的第二端为箝位晶体管TA1的集电极，且耦接到参考接地GND。箝位晶体管TA1的控制端为箝位晶体管TA1的基极，且耦接到额外箝位晶体管TA2的第一端。额外箝位晶体管TA2的第一端为额外箝位晶体管TA2的集电极。额外箝位晶体管TA2的第二端为额外箝位晶体管TA2的发射极，且耦接到参考接地GND。额外箝位晶体管TA2的控制端为额外箝位晶体管TA2的基极，且耦接到箝位晶体管TA1的集电极和参考接地GND。箝位晶体管TA1和额外箝位晶体管TA2形成修改型横向硅控整流器（modified lateralsilicon controlledrectifier,简称MLSCR）。在这个实施例中，箝位晶体管TA1和额外箝位晶体管TA2为双极晶体管。箝位晶体管TA1为PNP双极晶体管，且额外箝位晶体管TA2为NPN双极晶体管。
在图6D中，不同于图6C，箝位电路410还包含至少一个箝位二极管DA1到箝位二极管DAM。箝位二极管DA1到箝位二极管DAM串联耦接在箝位晶体管TA1的基极与参考接地GND之间，且箝位二极管DA1到箝位二极管DAM形成二极管串。举例来说，箝位二极管DA1的阳极耦接到箝位晶体管TA1的基极，且箝位二极管DA1的阴极耦接到二极管串中与箝位二极管DA1相邻的箝位二极管的阳极。由箝位晶体管TA1和额外箝位晶体管TA2以及箝位二极管DA1到箝位二极管DAM形成的箝位电路410形成二极管触发式硅控整流器（diode triggersilicon controlled rectifier,简称DTSCR）。
此处，请注意，二极管串中的箝位二极管的数量不受限制，二极管串可由一个或一个以上箝位二极管形成。此外，箝位二极管的数量可通过操作电压VPP和箝位二极管中的每一者的阈值电压的电压电平来确定。此外，图3和图4中的箝位电路2201和箝位电路2301可由图6A到图6D所述的箝位电路410形成。
总的来说，本发明将晶体管和半导体单元设置在TVS中。晶体管用于将ESD电流从衬垫释放到参考接地，且半导体单元用于将ESD电流从衬垫释放到参考接地GND或参考电源线PL。因此，TVS可释放ESD电流效应以保护电路，且要保护的电路可正常地操作。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (12)

1.一种瞬态电压抑制器，其特征在于，包括：
N个第一晶体管，分别耦接在参考接地与N个衬垫之间，且所述第一晶体管是由参考电源线上的电压控制；
N个半导体单元，所述半导体单元为第二晶体管，所述N个半导体单元分别耦接在所述参考接地与所述N个衬垫之间，或分别耦接在所述参考电源线与所述N个衬垫之间，N为正整数，
其中，所述第二晶体管耦接在所述对应衬垫与所述参考电源线之间，所述第二晶体管是由所述参考接地控制。
2.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述第一晶体管的类型和所述第二晶体管的类型相同。
3.根据权利要求1所述的瞬态电压抑制器，其特征在于，还包括：
箝位电路，耦接在所述参考电源线与所述参考接地之间，其中当所述瞬态电压抑制器在静电放电保护模式中操作时，所述箝位电路将电流从所述参考电源线排出到所述参考接地。
4.根据权利要求3所述的瞬态电压抑制器，其特征在于，所述箝位电路包括：
箝位晶体管，具有第一端、第二端和控制端，所述箝位晶体管的所述第一端耦接到所述箝位晶体管的所述控制端和所述参考电源线，所述箝位晶体管的所述第二端耦接到所述参考接地。
5.根据权利要求4所述的瞬态电压抑制器，其特征在于，所述箝位晶体管为NPN双极晶体管，所述箝位晶体管的所述第一端为所述箝位晶体管的发射极，所述箝位晶体管的所述第二端为所述箝位晶体管的集电极，所述箝位晶体管的所述控制端为所述箝位晶体管的基极。
6.根据权利要求3所述的瞬态电压抑制器，其特征在于，所述箝位电路包括：
箝位晶体管，具有第一端、第二端和控制端，所述箝位晶体管的所述第一端耦接到所述箝位晶体管的所述控制端和所述参考接地，所述箝位晶体管的所述第二端耦接到所述参考电源线。
7.根据权利要求6所述的瞬态电压抑制器，其特征在于，所述箝位晶体管为PNP双极晶体管，所述箝位晶体管的所述第一端为所述箝位晶体管的发射极，所述箝位晶体管的所述第二端为所述箝位晶体管的集电极，所述箝位晶体管的所述控制端为所述箝位晶体管的基极。
8.根据权利要求6所述的瞬态电压抑制器，其特征在于，所述箝位电路还包括：
额外箝位晶体管，耦接在所述箝位晶体管的基极与集电极之间，所述额外箝位晶体管具有第一端、第二端和控制端，所述额外箝位晶体管的所述第一端耦接到所述箝位晶体管的所述控制端，所述额外箝位晶体管的所述控制端和所述第二端耦接到所述参考接地。
9.根据权利要求8所述的瞬态电压抑制器，其特征在于，所述额外箝位晶体管为NPN双极晶体管，所述箝位晶体管的所述第一端为所述额外箝位晶体管的集电极，所述箝位晶体管的所述第二端为所述额外箝位晶体管的发射极，所述额外箝位晶体管的所述控制端为所述额外箝位晶体管的基极。
10.根据权利要求8所述的瞬态电压抑制器，其特征在于，所述箝位电路还包括：
至少一个箝位二极管，所述箝位二极管的阳极耦接到所述箝位晶体管的所述控制端，所述箝位二极管的阴极耦接到所述参考接地。
11.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述第一晶体管为PNP双极晶体管，所述第一晶体管中的每一者具有发射极、集电极和基极，所述第一晶体管中的每一者的所述基极耦接到所述参考电源线，所述第一晶体管中的每一者的所述集电极耦接到所述参考接地，所述第一晶体管中的每一者的所述发射极耦接到所述对应衬垫。
12.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述衬垫包括至少一个输入输出衬垫和多个电源衬垫。
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