TW201528637A - 暫態電壓抑制器 - Google Patents

Abstract

本發明提供一種包含於電壓調節器的暫態電壓抑制器的。所述暫態電壓抑制器包含N個第一電晶體和N個半導體單元。所述N個第一電晶體分別耦接在參考接地與N個銲墊之間，且所述N個電晶體是由參考電源線上的電壓控制。所述N個半導體單元分別耦接在所述參考接地與所述N個銲墊之間，或分別耦接在所述參考電源線與所述N個銲墊之間。N為正整數。

Description

暫態電壓抑制器

本發明是有關於一種暫態電壓抑制器。

隨著目前科技的高速發展，積體電路廣泛用於電子裝置中。所屬領域的技術人員知曉靜電放電(Electrostatic discharge,ESD)是積體電路的主要問題之一。在ESD事件下，積體電路的電路可能被重置或甚至損壞。當前，所有消費性電子產品都需通過對消費性電子產品設置適當的保護方案來通過IEC 61000-4-2標準的ESD測試要求。

參看圖1A和圖1B，其中圖1A和圖1B是在不同模式中工作的電子裝置的方塊圖。在圖1A中，暫態電壓抑制器(TVS)100並聯耦接到被保護電路120。被保護電路120在正常模式中工作，且操作電壓VPP和參考接地GND的電壓值分別保持在正常範圍中。TVS 110感測操作電壓VPP和參考接地GND的電壓值，且在操作電壓VPP與參考接地GND之間提供高阻抗。因此，電流IOP可被提供到被保護電路120以進行操作。

另一方面，當發生ESD事件時，參看圖1B，TVS 110感 測操作電壓VPP和參考接地GND的電壓值，且在操作電壓VPP與參考接地GND之間提供極低阻抗。因此，由ESD事件導致的電流IESD可放電到參考接地GND，且被保護電路120受到保護以免被電流IESD損壞。

本發明提供一種用於保護被靜電放電(ESD)損壞的電路的暫態電壓抑制器。

本發明的暫態電壓抑制器包含N個第一電晶體和N個半導體單元。所述N個第一電晶體分別耦接在參考接地與N個銲墊之間，且所述N個電晶體是由參考電源線上的電壓控制。所述N個半導體單元分別耦接在所述參考接地與所述N個銲墊之間，或分別耦接在所述參考電源線與所述N個銲墊之間。N為正整數。

在本發明的實施例中，所述半導體單元中的每一者為二極體，其中，所述二極體中的每一者的陰極耦接到所述對應銲墊，且所述二極體中的所述每一者的陽極耦接到所述參考接地，N為正整數。

在本發明的實施例中，所述半導體單元分別為N個第二電晶體，且所述第二電晶體分別耦接在所述N個銲墊與所述參考電源線之間，所述第二電晶體是由所述參考接地控制。

在本發明的實施例中，所述暫態電壓抑制器更包含箝位電路。所述箝位電路耦接在所述參考電源線與所述參考接地之 間。當所述暫態電壓抑制器在靜電放電(ESD)保護模式中操作時，所述箝位電路將電流從所述參考電源線排出到所述參考接地。

在本發明的實施例中，其中所述箝位電路包含箝位電晶體。所述箝位電晶體具有第一端、第二端和控制端。所述箝位電晶體的所述第一端耦接到所述箝位電晶體的所述控制端和所述參考電源線，所述箝位電晶體的所述第二端耦接到所述參考接地。

在本發明的實施例中，其中所述箝位電晶體為NPN雙極性電晶體，所述箝位電晶體的所述第一端為所述箝位電晶體的發射極，所述箝位電晶體的所述第二端為所述箝位電晶體的集電極，且所述箝位電晶體的所述控制端為所述箝位電晶體的基極。

在本發明的實施例中，其中所述箝位電路包含箝位電晶體。所述箝位電晶體具有第一端、第二端和控制端。所述箝位電晶體的所述第一端耦接到所述箝位電晶體的所述控制端和所述參考接地，所述箝位電晶體的所述第二端耦接到所述參考電源線。

在本發明的實施例中，其中所述箝位電晶體為PNP雙極性電晶體，所述箝位電晶體的所述第一端為所述箝位電晶體的發射極，所述箝位電晶體的所述第二端為所述箝位電晶體的集電極，且所述箝位電晶體的所述控制端為所述箝位電晶體的基極。

在本發明的實施例中，其中所述箝位電路更包含額外箝位電晶體。所述額外箝位電晶體耦接在所述箝位電晶體的所述基極與所述集電極之間。所述額外箝位電晶體具有第一端、第二端和控制端，所述額外箝位電晶體的所述第一端耦接到所述箝位電 晶體的所述控制端，所述額外箝位電晶體的所述控制端和所述第二端耦接到所述參考接地。

在本發明的實施例中，其中所述額外箝位電晶體為NPN雙極性電晶體，所述箝位電晶體的所述第一端為所述額外箝位電晶體的集電極，所述箝位電晶體的所述第二端為所述額外箝位電晶體的發射極，且所述額外箝位電晶體的所述控制端為所述額外箝位電晶體的基極。

在本發明的實施例中，其中所述箝位電路更包含至少一個箝位二極體。所述箝位二極體的陽極耦接到所述箝位電晶體的所述控制端，且所述箝位二極體的陰極耦接到所述參考接地。

在本發明的實施例中，其中所述電晶體為PNP雙極性電晶體，所述電晶體中的每一者具有發射極、集電極和基極，其中所述電晶體中的每一者的所述基極耦接到所述參考電源線，所述電晶體中的每一者的所述集電極耦接到所述參考接地，且所述電晶體中的每一者的所述發射極耦接到所述對應銲墊。

在本發明的實施例中，其中所述銲墊包括至少一個輸入輸出銲墊和多個電源銲墊。

基於上述，本發明將連接到銲墊的電晶體設置在所述暫態電壓抑制器中。當所述銲墊接收由靜電放電導致的峰值電壓時，所述電晶體可導通，且所述峰值電壓的峰值電流可迅速排出到參考接地。因此，通過使用根據本發明的暫態電壓抑制器，核心電路可受到保護以免被ESD損壞。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100‧‧‧暫態電壓抑制器(TVS)

120‧‧‧被保護電路

210‧‧‧暫態電壓抑制器

211~21N‧‧‧半導體單元

220‧‧‧暫態電壓抑制器

221~22N‧‧‧半導體單元

230‧‧‧暫態電壓抑制器

231~23N‧‧‧半導體單元

300‧‧‧TVS

310‧‧‧箝位電路

410‧‧‧箝位電路

2201‧‧‧箝位電路

2301‧‧‧箝位電路

D1~DN‧‧‧二極體

DA1~DAM‧‧‧箝位二極體

GND‧‧‧參考接地

IESD‧‧‧電流

IOP‧‧‧電流

PAD1~PADN‧‧‧銲墊

PL‧‧‧參考電源線

T1~TN‧‧‧電晶體

T11~T1N‧‧‧電晶體

TA‧‧‧箝位電晶體

TA1‧‧‧箝位電晶體

TA2‧‧‧額外箝位電晶體

VPP‧‧‧操作電壓

圖1A和圖1B是在不同模式中工作的電子裝置的方塊圖。

圖2A到圖2C為根據本發明的實施例的暫態電壓抑制器210到230的電路圖。

圖3為根據本發明的實施例的暫態電壓抑制器的另一電路圖。

圖4A到圖4D為根據本發明的多個實施例的暫態電壓抑制器的電路圖。

參看圖2A，圖2A是根據本揭露的實施例的暫態電壓抑制器210的電路圖。暫態電壓抑制器(TVS)210包含N個電晶體T1到TN和N個半導體單元211到21N。在圖2A中，半導體單元211到21N分別為二極體D1到DN。電晶體T1到TN耦接到參考接地GND，且電晶體T1到TN分別耦接到銲墊PAD1到PADN。電晶體T1到TN還耦接到用於接收操作電壓VPP的參考電源線PL。半導體單元211到21N分別耦接到銲墊PAD1到PADN，且半導體單元211到21N耦接到參考接地GND。

在這個實施例中，二極體D1到DN分別耦接到電晶體T1到TN。詳細地說，二極體D1到DN分別耦接到電晶體T1到TN分別連接到銲墊PAD1到PADN的連接端。

電晶體T1到TN中的每一者具有第一端、第二端和控制端。電晶體T1到TN的第一端耦接到參考接地GND，電晶體T1到TN的第二端分別耦接到銲墊PAD1到PADN，且電晶體T1到TN的控制端耦接到參考電源線PL。在這個實施例中，電晶體T1到TN的第一端為電晶體T1到TN的發射極，電晶體T1到TN的第二端為電晶體T1到TN的集電極，且電晶體T1到TN的控制端為電晶體T1到TN的基極。電晶體T1到TN為雙極性電晶體，且在圖2中，電晶體T1到TN為PNP雙極性電晶體。二極體D1到DN的陰極分別耦接到銲墊PAD1到PADN，且二極體D1到DN的陽極耦接到參考接地。

TVS 210被保護電路可耦接到TVS 210。詳細地說，銲墊T1到TN中的每一者可耦接到被保護電路的銲墊。被保護電路的銲墊中的一者可耦接到TVS 210的一個或一個以上銲墊PAD1到PADN。

在操作中，當未發生ESD事件時，操作電壓VPP和參考接地GND的電壓值保持處於正常範圍內，且電晶體T1到TN和二極體D1到DN切斷。因此，TVS 210在參考電源線PL與銲墊PAD1到PADN之間且在銲墊PAD1到PADN與參考接地GND之間提供高阻抗。傳送到銲墊PAD1到PADN的信號可傳送到被保 護電路以進行正常操作。

另一方面，當發生ESD事件時，如果ESD電壓以正的高電壓峰值傳送到銲墊PAD1時，那麼參考電源線PL上的操作電壓VPP的電壓值因耦合銲墊PAD1上的正的高電壓峰值而升高。此時，電晶體T1根據銲墊PAD1上的高電壓峰值而導通，且電晶體T1在銲墊PAD1與參考接地GND之間提供極低阻抗。銲墊PAD1上的電流可排出到參考接地GND，且被保護電路受到保護以免被ESD事件損壞。

另一方面，半導體單元211到21N可用於在發生ESD事件時，在銲墊PAD1到PADN與參考電源線PL或參考接地GND之間形成路徑。也就是說，半導體單元210到2N0可將ESD電流從銲墊PAD1到PADN引導到參考接地GND或參考電源線PL。

參看圖2B，圖2B是根據本揭露的實施例的暫態電壓抑制器220的另一電路圖。不同於圖2A中的暫態電壓抑制器210，暫態電壓抑制器220中的半導體單元221到22N分別由電晶體T11到T1N形成。電晶體T11到T1N為PNP型雙極性電晶體。舉例來說，電晶體T11的基極耦接到參考接地GND，電晶體T11的發射極耦接到銲墊PAD1，且電晶體T11的集電極耦接到參考電源線PL。此外，暫態電壓抑制器220更包含箝位電路2201。箝位電路2201耦接在參考電源線PL與參考接地GND之間。

參看圖2C，圖2C是根據本揭露的實施例的暫態電壓抑制器230的另一電路圖。在暫態電壓抑制器230中，半導體單元 231到23N中的每一者可由電晶體或二極體形成。在圖2C中，半導體單元231由諸如圖2A中的二極體D1的二極體形成，且半導體單元232到23N分別由諸如圖2B中的電晶體T12到T1N的電晶體形成。

參看圖3，圖3是根據本揭露的實施例的暫態電壓抑制器的另一電路圖。TVS 300包含N個電晶體T1到TN、N個半導體單元D1到DN和箝位電路310。電晶體T1到TN耦接到參考接地GND，且電晶體T1到TN分別耦接到銲墊PAD1到PADN。電晶體T1到TN還耦接到用於接收操作電壓VPP的參考電源線PL。此外，箝位電路310耦接在參考電源線PL與參考接地GND之間。

此處請注意，當TVS在ESD保護模式中操作時，箝位電路310用於將電流從參考電源線PL排出到參考接地GND。詳細地說，當ESD電壓以正的高電壓峰值傳送到銲墊PAD1時，操作電壓VPP的電壓值因將正的高電壓峰值耦接在銲墊PAD1上而升高。箝位電路310感測操作電壓VPP的電壓值的升高，且在參考電源線PL與參考接地GND之間提供低阻抗。因此，由ESD電壓導致的電流通過箝位電路310而從參考電源線PL排出到參考接地GND，且被保護電路可免於被ESD電壓損壞。

另一方面，銲墊PAD1到PADN中的每一者可配置為不同類型的銲墊。銲墊PAD1到PADN中的至少一者可為輸入輸出(IO)銲墊，且銲墊PAD1到PADN中的一些可為電源銲墊。電源銲墊包含用於耦接到操作電壓的VDD銲墊和用於耦接到接地電 壓的接地銲墊。

參看圖4A到圖4D，圖4A到圖4D為根據本揭露的多個實施例的暫態電壓抑制器的電路圖。在圖4A中，箝位電路410包含箝位電晶體TA。箝位電晶體TA具有第一端、第二端和控制端。箝位電晶體TA的第一端為箝位電晶體TA的發射極，且耦接到參考電源線PL。箝位電晶體TA的第二端為箝位電晶體TA的集電極，且耦接到參考接地GND。箝位電晶體TA的控制端為箝位電晶體TA的基極，且耦接到箝位電晶體TA的發射極和參考電源線PL。在這個實施例中，箝位電晶體TA為NPN雙極性電晶體。

在圖4B中，箝位電路410包含箝位電晶體TA。箝位電晶體TA具有第一端、第二端和控制端。箝位電晶體TA的第一端為箝位電晶體TA的集電極，且耦接到參考電源線PL。箝位電晶體TA的第二端為箝位電晶體TA的發射極，且耦接到參考接地GND。箝位電晶體TA的控制端為箝位電晶體TA的基極，且耦接到箝位電晶體TA的發射極和參考接地GND。在這個實施例中，箝位電晶體TA為NPN雙極性電晶體。

在圖4C中，箝位電路410包含箝位電晶體TA1和額外箝位電晶體TA2。箝位電晶體TA1具有第一端、第二端和控制端。箝位電晶體TA1的第一端為箝位電晶體TA1的發射極，且耦接到參考電源線PL。箝位電晶體TA1的第二端為箝位電晶體TA1的集電極，且耦接到參考接地GND。箝位電晶體TA1的控制端為箝位電晶體TA1的基極，且耦接到額外箝位電晶體TA2的第一端。額 外箝位電晶體TA2的第一端為額外箝位電晶體TA2的集電極。箝位電晶體TA2的第二端為額外箝位電晶體TA2的發射極，且耦接到參考接地GND。額外箝位電晶體TA2的控制端為額外箝位電晶體TA2的基極，且耦接到箝位電晶體TA1的集電極和參考接地GND。箝位電晶體TA1和額外箝位電晶體TA2形成修改型橫向矽控整流器(modified lateral silicon controlled rectifier,MLSCR)。 在這個實施例中，箝位電晶體TA1和額外箝位電晶體TA2為雙極性電晶體。箝位電晶體TA1為PNP雙極性電晶體，且額外箝位電晶體TA2為NPN雙極性電晶體。

在圖4D中，不同於圖4C，箝位電路410更包含至少一個箝位二極體DA1到DAM。箝位二極體DA1到DAM串聯耦接在箝位電晶體TA1的基極與參考接地GND之間，且箝位二極體DA1到DAM形成二極體串。舉例來說，箝位二極體DA1的陽極耦接到箝位電晶體TA1的基極，且箝位二極體DA1的陰極耦接到二極體串中與箝位二極體DA1相鄰的箝位二極體的陽極。由箝位電晶體TA1和額外箝位電晶體TA2以及箝位二極體DA1到DAM形成的箝位電路410形成二極體觸發式矽控整流器(diode trigger silicon controlled rectifier,DTSCR)。

此處，請注意，二極體串中的箝位二極體的數量不受限制，二極體串可由一個或一個以上箝位二極體形成。此外，箝位二極體的數量可通過操作電壓VPP和箝位二極體中的每一者的閾值電壓的電壓值來確定。此外，圖2B和圖2C中的箝位電路2201 和2301可由圖4A到圖4D所述的箝位電路410形成。

綜上所述，本揭露將電晶體和半導體單元設置在TVS中。晶體管用於將ESD電流從銲墊釋放到參考接地，且半導體單元用於將ESD電流從銲墊釋放到參考接地GND或參考電源線PL。因此，TVS可釋放ESD電流效應以保護電路，且被保護電路可正常地操作。

所屬領域的技術人員將明白，可在不脫離本發明的範圍或精神的情況下對本發明的結構作各種修改和變化。鑒於以上內容，希望本發明涵蓋本發明的修改和變化，只要所述修改和變化落入所附權利要求書和其等效物的範圍內。

210‧‧‧暫態電壓抑制器

211~21N‧‧‧半導體單元

VPP‧‧‧操作電壓

T1~TN‧‧‧電晶體

PAD1~PADN‧‧‧銲墊

D1~DN‧‧‧二極體

GND‧‧‧參考接地

PL‧‧‧參考電源線

Claims (14)

1. 一種暫態電壓抑制器，包括：N個第一電晶體，分別耦接在參考接地與N個銲墊之間，且所述電晶體是由參考電源線上的電壓控制；以及N個半導體單元，分別耦接在所述參考接地與所述N個銲墊之間，或分別耦接在所述參考電源線與所述N個銲墊之間，N為正整數。
2. 如申請專利範圍第1項所述的暫態電壓抑制器，其中所述半導體單元中的每一者為二極體，其中，所述二極體中的每一者的陰極耦接到所述對應銲墊，且所述二極體中的所述每一者的陽極耦接到所述參考接地。
3. 如申請專利範圍第1項所述的暫態電壓抑制器，其中所述半導體單元分別為N個第二電晶體，且所述第二電晶體分別耦接在所述N個銲墊與所述參考電源線之間，所述第二電晶體是由所述參考接地控制。
4. 如申請專利範圍第3項所述的暫態電壓抑制器，其中所述第一電晶體的類型和所述第二電晶體的類型相同。
5. 如申請專利範圍第1項所述的暫態電壓抑制器，更包括：一箝位電路，耦接在所述參考電源線與所述參考接地之間，其中當所述暫態電壓抑制器在靜電放電保護模式中操作時，所述箝位電路將電流從所述參考電源線排出到所述參考接地。
6. 如申請專利範圍第1項所述的暫態電壓抑制器，其中所 述箝位電路包括：一箝位電晶體，具有第一端、第二端和控制端，所述箝位電晶體的所述第一端耦接到所述箝位電晶體的所述控制端和所述參考電源線，所述箝位電晶體的所述第二端耦接到所述參考接地。
7. 如申請專利範圍第6項所述的暫態電壓抑制器，其中所述箝位電晶體為NPN雙極性電晶體，所述箝位電晶體的所述第一端為所述箝位電晶體的發射極，所述箝位電晶體的所述第二端為所述箝位電晶體的集電極，且所述箝位電晶體的所述控制端為所述箝位電晶體的基極。
8. 如申請專利範圍第1項所述的暫態電壓抑制器，其中所述箝位電路包括：一箝位電晶體，具有第一端、第二端和控制端，所述箝位電晶體的所述第一端耦接到所述箝位電晶體的所述控制端和所述參考接地，所述箝位電晶體的所述第二端耦接到所述參考電源線。
9. 如申請專利範圍第8項所述的暫態電壓抑制器，其中所述箝位電晶體為PNP雙極性電晶體，所述箝位電晶體的所述第一端為所述箝位電晶體的發射極，所述箝位電晶體的所述第二端為所述箝位電晶體的集電極，且所述箝位電晶體的所述控制端為所述箝位電晶體的基極。
10. 如申請專利範圍第8項所述的暫態電壓抑制器，其中所述箝位電路更包括：一額外箝位電晶體，耦接在所述箝位電晶體的所述基極與所 述集電極之間，所述額外箝位電晶體具有第一端、第二端和控制端，所述額外箝位電晶體的所述第一端耦接到所述箝位電晶體的所述控制端，所述額外箝位電晶體的所述控制端和所述第二端耦接到所述參考接地。
11. 如申請專利範圍第10項所述的暫態電壓抑制器，其中所述額外箝位電晶體為NPN雙極性電晶體，所述箝位電晶體的所述第一端為所述額外箝位電晶體的集電極，所述箝位電晶體的所述第二端為所述額外箝位電晶體的發射極，且所述額外箝位電晶體的所述控制端為所述額外箝位電晶體的基極。
12. 如申請專利範圍第10項所述的暫態電壓抑制器，其中所述箝位電路更包括：至少一個箝位二極體，所述箝位二極體的陽極耦接到所述箝位電晶體的所述控制端，且所述箝位二極體的陰極耦接到所述參考接地。
13. 如申請專利範圍第1項所述的暫態電壓抑制器，其中所述電晶體為PNP雙極性電晶體，所述電晶體中的每一者具有發射極、集電極和基極，其中所述電晶體中的每一者的所述基極耦接到所述參考電源線，所述電晶體中的每一者的所述集電極耦接到所述參考接地，且所述電晶體中的每一者的所述發射極耦接到所述對應銲墊。
14. 如申請專利範圍第1項所述的暫態電壓抑制器，其中所述銲墊包括至少一個輸入輸出銲墊和多個電源銲墊。