CN104766819A - 画素基板及其制造方法 - Google Patents

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Abstract

本发明提供一种画素基板及其制造方法，其包括：提供基板；于基板上依序形成栅极、下接垫；形成覆盖栅极以及下接垫的闸绝缘层；以及于闸绝缘层上形成通道层以及第一电极层，通道层在基板上的投影面积重叠于栅极在基板上的投影面积。接着，于基板上形成蚀刻阻挡图案层；图案化蚀刻阻挡材料层的过程中，进一步在闸绝缘层形成接触开口，并暴露出下接垫。然后，于基板上依序形成源极、漏极以及上接垫；形成保护层；以及于保护层上形成具有多个狭缝的第二电极层，其中第一电极层与第二电极层其中一者电性连接于漏极。本发明公开的画素基板及其制造方法能够简化工艺步骤，且可节省制作时间。

Description

画素基板及其制造方法
技术领域
本发明是有关于一种基板及其制造方法，且特别是有关于一种画素基板及其制造方法。
背景技术
近年来，随着显示科技的发展，消费大众对于显示器显像质量的要求越来越高。为了让液晶显示器有更好的显示质量，目前市面上也逐渐发展出各种显示技术，例如有共平面切换式（in-plane switching,简称：IPS）液晶显示器、多域垂直配向式（multi-domain vertically alignment,简称：MVA）液晶显示器与边缘电场切换式（fringe field switching,简称：FFS）液晶显示器等。
以边缘电场切换式液晶显示器为例，因其具有可视角度高、响应速度快，色彩还原准确等特点，因此目前已广泛的应用于各种显示产品上。然而，现有的边缘电场切换式液晶显示器的画素结构，需依赖八道掩模步骤制作，相当耗时且高成本。
发明内容
本发明的目的在于提供一种画素基板及其制造方法，能够简化制作步骤，且可节省制作时间。
本发明提供一种画素基板的制造方法，其包括提供一基板，基板包括一画素区以及一周边电路区，周边电路区与画素区相邻；于基板上形成一栅极、一下接垫，栅极位于画素区中而下接垫位于周边电路区中；于基板上形成一闸绝缘层，闸绝缘层覆盖栅极以及下接垫；于闸绝缘层上形成一通道层以及一第一电极层，通道层与第一电极层皆位于画素区中，且通道层在基板上的投影面积重叠于栅极在基板上的投影面积；于基板上形成一蚀刻阻挡材料层以完全覆盖通道层、第一电极层以与门绝缘层；图案化蚀刻阻挡材料层以形成一蚀刻阻挡图案层，蚀刻阻挡图案层包括一画素区图案以及一周边电路区图案而暴露出第一电极层，画素区图案位于栅极上方并且暴露出通道层的一第一接触区以及一第二接触区，周边电路区图案具有一第一接触开口，且第一接触开口位于下接垫上方，其中闸绝缘层包括一遮蔽部以及一未遮蔽部，遮蔽部受到通道层、第一电极层以及蚀刻阻挡图案层所遮蔽，而未遮蔽部则否；图案化蚀刻材料层的过程中，进一步移除闸绝缘层的未遮蔽部而在闸绝缘层形成一第二接触开口，第二接触开口连通于第一接触开口并暴露出下接垫；于基板上形成一源极、一漏极以及一上接垫，源极与漏极分别接触通道层的第一接触区与第二接触区，上接垫位于下接垫上方并通过第一接触开口与第二接触开口接触于下接垫；于基板上形成一保护层以覆盖源极、漏极以及上接垫；以及于保护层上形成一第二电极层，第二电极层位于画素区中并具有多个狭缝，且第二电极层在基板的投影面积重叠于第一电极层在基板的投影面积，其中第一电极层与第二电极层其中一者电性连接漏极。
本发明另提供一种画素基板，其包括：一基板，包括一画素区以及一周边电路区；一栅极，位于画素区中；一下接垫，位于周边电路区中；一闸绝缘层，覆盖栅极以及该下接垫；一通道层，通道层在基板上的投影面积重叠于栅极在基板上的投影面积；一第一电极层，位于画素区中；一蚀刻阻挡图案层，包括一画素区图案以及一周边电路区图案，画素区图案位于栅极上方并且暴露出通道层的一第一接触区以及一第二接触区，周边电路区图案具有一第一接触开口，且第一接触开口位于下接垫上方，其中闸绝缘层包括一第二接触开口，第二接触开口连通于第一接触开口并暴露出下接垫；一源极；一漏极，源极与漏极分别接触通道层的第一接触区与第二接触区；一上接垫，位于下接垫上并通过第一接触开口与第二接触开口接触于下接垫；一保护层，覆盖源极、漏极以及上接垫；以及一第二电极层，位于画素区中并具有多个狭缝，且第二电极层在基板的投影面积重叠于第一电极层在基板的投影面积，其中第一电极层与第二电极层其中一者电性连接漏极，另一者连接一共享电位。
在本发明的另一实施例中，上述的通道层的材质包括氧化物半导体层。
在本发明的另一实施例中，上述的第一电极层的材质包括金属氧化物。
在本发明的另一实施例中，上述的第一电极层的材质相同于该通道层的材质。
在本发明的另一实施例中，上述的画素区图案具有一第一通道接触开口以及一第二通道接触开口，第一通道接触开口暴露出通道层的第一接触区而第二通道接触开口暴露出通道层的第二接触区，且画素区图案覆盖第一接触区以及第二接触区以外的通道层面积。
基于上述，依本发明实施例的画素基板的制造方法，在图案化蚀刻阻挡材料层后，进一步移除未被通道层、第一电极层以及蚀刻阻挡图案层所遮蔽的闸绝缘层，也就是蚀刻阻挡材料层的开口与闸绝缘层的开口皆由相同一道图案化步骤来制作，因此可以减少画素结构所使用的图案化步骤的数量，以降低制造成本。并且可利用本发明提供的画素基板的制造方法制作画素基板。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所示附图作详细说明如下。
附图说明
图1A至图1I是依照本发明的第一实施例的一种画素基板的制造流程示意图；
图2A至图2I是依照本发明的第二实施例的一种画素基板的制造流程示意图；
图3A至图3I是依照本发明的第三实施例的一种画素基板的制造流程示意图；
图4A至图4I是依照本发明的第四实施例的一种画素基板的制造流程示意图。
具体实施方式
图1A至图1I是依照本发明的第一实施例的一种画素基板的制造流程示意图。请参照图1A，首先，提供一基板100。一般而言，基板100可区分为画素区102以及周边电路区104，周边电路区104与画素区102彼此相邻。此时，利用第一道掩模步骤在基板100上同时于画素区102中形成栅极110，以及于周边电路区104中形成下接垫112，其中栅极110与下接垫112的材料包括单层或多层堆栈的金属材料，例如为钼(Molybdenum,简称：Mo)、铝/钼(Aluminum/Molybdenum,简称：Al/Mo)等。所谓的掩模步骤是一种使用掩模来图案化材料层的步骤。举例来说，第一道掩模步骤包括了在基板100上形成整层的材料层(例如金属材料层)，使用第一道掩模在材料层上形成图案化光刻胶，以及在图案化光刻胶的阻挡下蚀刻材料层以将材料层图案化。但不以此为限。
请参照图1B，在完成上述栅极110以及下接垫112后，于基板100上形成闸绝缘层120。闸绝缘层120覆盖栅极110以及下接垫112，其中闸绝缘层120的材料包括无机介电材料，例如是氧化硅、氮化硅或上述的组合。接着，如图1C所示，分别利用第二道以及第三道掩模步骤在闸绝缘层120上形成通道层130以及第一电极层132。详细来说，通道层130与第一电极层132皆位于画素区102中，并且通道层130在基板100上的投影面积重叠于栅极110在基板100上的投影面积。在本实施例中，通道层130的材质包括氧化物半导体层，例如为铟镓锌氧化物(IGZO)，但不限于此。通道层130的材质也可以是其它结晶或是非结晶的半导体材料，例如结晶硅、多晶硅、非晶硅等。第一电极层132的材质可包括透明导电材料，例如是铟锡氧化物(ITO)，但不限于此。在此，通道层130以及第一电极层132具有不同材质时，可以利用不同的掩模步骤来制作。不过，当通道层130以及第一电极层132具有相同材质时，可以采用同一道掩模步骤来制作，这将有助于简化制作流程并缩减制作时间。
如图1D中所示，在完成前述闸绝缘层120、通道层130以及第一电极层132后，继续于基板100上形成蚀刻阻挡材料层140，蚀刻阻挡材料层140完全覆盖通道层130、第一电极层132以及闸绝缘层120。接着，如图1E中所示，利用第四道掩模步骤来图案化蚀刻阻挡材料层以形成蚀刻阻挡图案层142。在此，蚀刻阻挡图案层142包括画素区图案144以及周边电路区图案146而且蚀刻阻挡图案层142暴露出第一电极层132。在本实施例中，蚀刻阻挡材料层140的材质包括氧化物材料，例如为氧化硅，但不限于此。
详细来说，请同时参照图1E以及图1F，画素区图案144具有第一通道接触开口144a以及第二通道接触开口144b，第一通道接触开口144a暴露出通道层130的一第一接触区130a而第二通道接触开口144b暴露出通道层130的一第二接触区130b。实质上，画素区图案144覆盖第一接触区130a以及第二接触区130b以外的通道层130面积。另外，周边电路区图案146则具有第一接触开口146a，且各第一接触开口146a位于其中一个下接垫112上方。
在图1E中，闸绝缘层120还可包括一遮蔽部122以及一未遮蔽部124，遮蔽部122受到通道层130、第一电极层132以及蚀刻阻挡图案层142所遮蔽，而未遮蔽部124则否。在图1F中，可利用蚀刻法进一步移除闸绝缘层120的未遮蔽部124，此处采用的蚀刻法例如为干蚀刻法，但不限于此。如此一来，在闸绝缘层120可形成第二接触开口120a，且各第二接触开口120a连通于对应的一个第一接触开口146a并暴露出其中一个下接垫112。
值得注意的是，图1E与图1F的蚀刻步骤可以连续地进行，而不需使用额外的掩模，这有助于减少掩模的使用数量以及加快制作时间。另外，形成蚀刻阻挡材料层140时使蚀刻阻挡材料层140的膜层厚度可以设置为小于闸绝缘层120的膜层厚度，藉此，在进行图案化蚀刻阻挡材料层140的过程中，可进一步移除闸绝缘层120的未遮蔽部124。也就是说，本实施例可以采用同一道掩模来制作出所要图案的蚀刻阻挡图案层142以及闸绝缘层120。
请同时参照图1F以及图1G，在完成上述图案化蚀刻阻挡材料层140以及闸绝缘层120以暴露出第一电极层132与下接垫112的步骤后，接着利用第五道掩模步骤于基板100上形成源极150、漏极152以及上接垫154。形成源极150、漏极152以及上接垫154的材料包括单层或多层堆栈的金属材料材料，例如为金属氧化物，例如为钼(Mo)、钼/铝/钼(Mo/Al/Mo)等。具体而言，源极150与漏极152分别接触通道层130的第一接触区130a与第二接触区130b，并且，形成漏极152的同时，漏极152可制作为直接接触第一电极层132而电性连接至第一电极层132。此外，上接垫154位于下接垫112上方并通过第一接触开口146a与第二接触开口120a接触于下接垫112。在本实施例中，形成上接垫154的同时可选择还于蚀刻阻挡图案层142的周边电路图案146上形成一信号接垫156。
接着，请参照图1H，在完成上述源极150、漏极152、上接垫154以及信号接垫156后，于基板100上形成保护层160。保护层160覆盖源极150、漏极152、上接垫154以及信号接垫156以作为保护以及隔绝用途。此外，为了将信号接垫156与其中一个上接垫154电性连接，还可利用第六道掩模步骤在保护层160中分别形成第三接触开口160a与第四接触开口160b。第三接触开口160a与第四接触开口160b分别暴露上接垫154与信号接垫156。
请参照图1I，在完成上述于基板100上形成保护层160后，接着，利用第七道掩模步骤，于保护层160上形成第二电极层170以及连接电极172。第二电极层170位于画素区102中并具有多个狭缝170a、170b、170c，且第二电极层170在基板100的投影面积重叠于第一电极层132在基板100的投影面积。狭缝170a、170b、170c的面积例如都重叠于第一电极层132的面积。当第一电极层132与第二电极层170被施加不同电压时，狭缝170a、170b、170c边缘可产生边缘电场作用，而构成边缘电场切换式的画素设计。
此外，连接电极172可通过第三接触开口160a与第四接触开口160b接触上接垫154与信号接垫156。如此一来，上接垫154与信号接垫156通过连接电极172而彼此电性连接。
依照本实施例的上述步骤，即可于基板100上的画素区102形成画素结构，并且同时于基板100上的周边电路区104制作所要的接垫结构，实现不同导电层的电性连接，例如使得其中一个下接垫112与信号接垫156电性连接。值得一提的是，本实施例的画素结构设置为第一电极层132连接漏极152，则第二电极层170可以连接至共享电位，以产生所要的边缘电场，但不以此为限。在第二实施例中，第二电极层设置为连接漏极，而第一电极层连接至共享电位。因此，本发明不需特别限定第一电极层与第二电极层中哪一者连接漏极。
举例而言，图2A至图2I是依照本发明的第二实施例的一种画素基板的制造流程示意图。在本实施例中，图2A至图2C画素基板的制造方法与前述图1A至图1C相似，两实施例中相同的部分以相同标号表示，并省略描述。而图2D至图2I与图1D至图1I主要的差别如下所述。
详细来说，如图2D所示，在完成前述闸绝缘层120、通道层130以及第一电极层132后，继续于基板100上形成蚀刻阻挡材料层240，蚀刻阻挡材料层240完全覆盖通道层130、第一电极层132以及闸绝缘层120。接着，如图2E中所示，利用第四道掩模步骤，图案化蚀刻阻挡材料层以形成蚀刻阻挡图案层242。蚀刻阻挡图案层242包括画素区图案244以及周边电路区图案246而暴露出第一电极层132。在本实施例中，蚀刻阻挡材料层240的材质包括括氧化物材料，例如为氧化硅，但不限于此。
具体而言，请同时参照图2E以及图2F，画素区图案244具有第一通道接触开口244a以及第二通道接触开口244b，第一通道接触开口244a暴露出通道层130的第一接触区130a而第二通道接触开口244b暴露出通道层130的第二接触区130b，且画素区图案244覆盖第一接触区130a以及第二接触区130b以外的通道层130面积。周边电路区图案246具有第一接触开口246a，且各第一接触开口246a位于其中一个下接垫112上方。
此外，在本实施例中，画素区图案244与第一电极层132相隔一距离。同时，画素区102与周边电路区104之间有部分面积上没有设置通道层130、第一电极层132以及蚀刻阻挡图案层242任何一者。因此，闸绝缘层120包括一遮蔽部122以及一未遮蔽部124，遮蔽部122受到通道层130、第一电极层132以及蚀刻阻挡图案层242所遮蔽，而未遮蔽部124则否。在本实施例中，如图2F所示，可利用蚀刻法移除闸绝缘层120的未遮蔽部124，例如为干蚀刻法，但不限于此。如此一来，可在闸绝缘层120形成第二接触开口120a，且第二接触开口120a连通于其中一个第一接触开口246a并暴露出下接垫112。并且，在移除闸绝缘层120的未遮蔽部124的同时，也在闸绝缘层120中形成至少一开口120b、120c而暴露出基板100。开口120b位于画素区102与周边电路区104之间，而开口120c位于画素区图案244与第一电极层132之间。请同时参照图2F以及图2G，在完成上述图案化蚀刻阻挡材料层240以及闸绝缘层120以暴露出第一电极层132与下接垫112的步骤后，接着利用第五道掩模步骤于基板100上形成源极250、漏极252以及上接垫254。具体而言，源极250与漏极252分别接触通道层130的第一接触区130a与第二接触区130b。并且，形成漏极252的同时，漏极252可以延伸至上述的开口120c中而接触于基板100。此时，漏极252并无直接与第一电极层132接触而电性连接。此外，上接垫254位于下接垫112上方并通过第一接触开口246a与第二接触开口120a接触于下接垫112。在本实施例中，形成上接垫254的同时还于蚀刻阻挡图案层242的周边电路图案246上形成一信号接垫256。
接着，请同时参照图2F至图2H，在完成上述源极250、漏极252以及上接垫254后，于基板100上形成保护层260。保护层260覆盖源极250、漏极252以及上接垫254以做为保护用途。并且，对应于上述闸绝缘层120中形成的开口120b、120c，保护层260延伸至开口120b、120c中而接触于基板100。此外，对应于上述信号接垫256，还可利用第六道掩模步骤在保护层260中分别形成第三接触开口260a与第四接触开口260b，并且同时在保护层260中形成漏极接触开口260c。第三接触开口260a与第四接触开口260b分别暴露上接垫254与信号接垫256，漏极接触开口260c暴露出漏极252。
请参照图2I，在完成上述于基板100上形成保护层260后，接着，利用第七道掩模步骤，于保护层260上形成第二电极层270，第二电极层270位于画素区102中并具有多个狭缝270a、270b、270c，且第二电极层270在基板100的投影面积至少部分重叠于第一电极层132在基板100的投影面积。值得注意的是，狭缝270a、270b、270c的设置可以用来产生边缘电场。举例而言，第二电极层270设置为连接漏极252以接收对应的显示电压，而第一电极层132连接至共享电位，则狭缝270a、270b、270c的边缘即可以产生边缘电场而驱动显示介质并进行显示。
另外，在形成第二电极层270时可以使第二电极层270通过漏极接触开口260c接触漏极252。此外，在图2I的步骤中还可同时形成连接电极272。请同时参照图2H以及图2I，连接电极272可通过第三接触开口260a与第四接触开口260b接触上接垫254与信号接垫256。如此一来，即可于基板100上的画素区102形成画素结构，并且同时于基板100上的周边电路区104实现不同导电层电性连接的制作，例如为下接垫112与信号接垫256电性连接的制作。
图3A至图3I是依照本发明的第三实施例的一种画素基板的制造流程示意图。在本实施例中，画素基板的制造方法与前述第一实施例相似，相同的部分以相同标号表示，并省略描述。而在本实施例中，请参照如图3C中所示，与第一实施例主要的差别在于第一电极层332的材质相同于通道层330的材质。详细来说，如图3C所示，由于第一电极层332的材质相同于通道层330的材质，因此可将如前述第一实施例中的第二道以及第三道掩模步骤简化而只利用一道掩模步骤来完成。举例而言，在本实施例中，通道层330以及第一电极层332的材质包括可由透明氧化物半导体材料所构成，例如为铟镓锌氧化物(Indium-Gallium-Zinc Oxide,简称：IGZO)等，但不限于此。通道层330与第一电极层332皆位于画素区102中，并且通道层330在基板100上的投影面积重叠于栅极110在基板100上的投影面积。
除此之外，请参照如图3F中所示，在形成蚀刻阻挡图案层142之后，本实施例将进一步对第一电极层332进行一改质步骤。改质步骤包括氢电浆处理以及氩电浆处理至少其中一者。如此一来，即可形成具有导体性质较佳的铟镓锌氧化物(IGZO)构件，也就是说，第一电极层332的导电率大于通道层330的导电率。另外，本实施例的图3G至图3I的制作步骤可以参照第一实施例的图1G至图1I的制作步骤。
图4A至图4I是依照本发明的第四实施例的一种画素基板的制造流程示意图。在本实施例中，画素基板的制造方法与前述第二实施例相似，相同功能的部分以相同标号表示，并省略描述。而在本实施例中，请参照如图4C中所示，与第二施例主要的差别在于第一电极层432的材质相同于通道层430的材质。详细来说，如图4C所示，由于第一电极层432的材质相同于通道层430的材质，因此可将如前述第二实施例中的第二道以及第三道掩模步骤，简化而只利用一道掩模步骤。举例而言，在本实施例中，通道层430以及第一电极层432的材质包括可由透明氧化物半导体材料所构成，例如为铟镓锌氧化物(Indium-Gallium-Zinc Oxide,简称：IGZO)等，但不限于此。通道层430与第一电极层432皆位于画素区102中，并且通道层430在基板100上的投影面积重叠于栅极110在基板100上的投影面积。
除此之外，请参照如图4F中所示，由于与第二实施例主要的差别在于第一电极层432的材质相同于通道层430的材质，例如为铟镓锌氧化物(IGZO)，但不限于此。因此，在形成蚀刻阻挡图案层242之后，可以进一步对第一电极层432进行一改质步骤。改质步骤包括氢电浆处理以及氩电浆处理至少其中一者。如此一来，即可形成具有导体性质的铟镓锌氧化物(IGZO)，第一电极层432的导电率大于通道层430的导电率。另外，本实施例的图4G制图4I的制作步骤可以参照第一实施例的图2G至图2I的制作步骤。
综上所述，依本发明的画素基板的制造方法，在图案化蚀刻阻挡材料层后，进一步移除未被通道层、第一电极层以及蚀刻阻挡图案层所遮蔽的闸绝缘层，也就是蚀刻阻挡材料层的轮廓(开口、外型)与闸绝缘层的轮廓(开口)皆由相同一道图案化步骤来制作，因此可以减少画素结构所使用的图案化工艺的数量，以降低制造成本。此外，本发明还提供了将通道层与第一电极层以相同材料制作，再以搭配改质电浆处理，将第一电极层的铟镓锌氧化物(IGZO)材料改质成具有良好导体性质，使第一电极层的导电率大于通道层的导电率，藉此还可减少画素结构所使用的图案化步骤的数量，得以降低制造成本。并且可利用本发明提供的画素基板的制造方法制作画素基板。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种画素基板的制造方法，其特征在于，包括：
提供一基板，该基板包括一画素区以及一周边电路区，该周边电路区与该画素区相邻；
于该基板上形成一栅极、一下接垫，该栅极位于该画素区中而该下接垫位于该周边电路区中；
于该基板上形成一闸绝缘层，该闸绝缘层覆盖该栅极以及该下接垫；
于该闸绝缘层上形成一通道层以及一第一电极层，该通道层与该第一电极层皆位于该画素区中，且该通道层在该基板上的投影面积重叠于该栅极在该基板上的投影面积；
于该基板上形成一蚀刻阻挡材料层以完全覆盖该通道层、该第一电极层以及该闸绝缘层；
图案化该蚀刻阻挡材料层以形成一蚀刻阻挡图案层，该蚀刻阻挡图案层包括一画素区图案以及一周边电路区图案而暴露出该第一电极层，该画素区图案位于该栅极上方并且暴露出该通道层的一第一接触区以及一第二接触区，该周边电路区图案具有一第一接触开口，且该第一接触开口位于该下接垫上方，其中该闸绝缘层包括一遮蔽部以及一未遮蔽部，该遮蔽部受到该通道层、该第一电极层以及该蚀刻阻挡图案层所遮蔽，而该未遮蔽部则否；
图案化该蚀刻材料层的过程中，进一步移除该闸绝缘层的该未遮蔽部而在该闸绝缘层形成一第二接触开口，该第二接触开口连通于该第一接触开口并暴露出该下接垫；
于该基板上形成一源极、一漏极以及一上接垫，该源极与该漏极分别接触该通道层的该第一接触区与该第二接触区，该上接垫位于该下接垫上方并通过该第一接触开口与该第二接触开口接触于该下接垫；
于该基板上形成一保护层以覆盖该源极、该漏极以及该上接垫；以及
于该保护层上形成一第二电极层，该第二电极层位于该画素区中并具有多个狭缝，且该第二电极层在该基板的投影面积重叠于该第一电极层在该基板的投影面积，其中该第一电极层与该第二电极层其中一者电性连接该漏极。
2.根据权利要求1所述的画素基板的制造方法，其特征在于，该通道层的材质包括氧化物半导体层。
3.根据权利要求1所述的画素基板的制造方法，其特征在于，该第一电极层的材质包括金属氧化物。
4.根据权利要求3所述的画素基板的制造方法，其特征在于，该第一电极层的材质相同于该通道层的材质。
5.根据权利要求1所述的画素基板的制造方法，其特征在于，形成该蚀刻阻挡图案层时，使该画素区图案具有一第一通道接触开口以及一第二通道接触开口，该第一通道接触开口暴露出该通道层的该第一接触区而该第二通道接触开口暴露出该通道层的该第二接触区，且该画素区图案覆盖该第一接触区以及该第二接触区以外的该通道层面积。
6.一种画素基板，其特征在于，包括：
一基板，包括一画素区以及一周边电路区，该周边电路区与该画素区相邻；
一栅极，位于该画素区中；
一下接垫，位于该周边电路区中；
一闸绝缘层，覆盖该栅极以及该下接垫；
一通道层，该通道层在该基板上的投影面积重叠于该栅极在该基板上的投影面积；
一第一电极层，位于该画素区中；
一蚀刻阻挡图案层，包括一画素区图案以及一周边电路区图案，该画素区图案位于该栅极上方并且暴露出该通道层的一第一接触区以及一第二接触区，该周边电路区图案具有一第一接触开口，且该第一接触开口位于该下接垫上方，其中该闸绝缘层包括一第二接触开口，该第二接触开口连通于该第一接触开口并暴露出该下接垫；
一源极；
一漏极，该源极与该漏极分别接触该通道层的该第一接触区与该第二接触区；
一上接垫，位于该下接垫上并通过该第一接触开口与该第二接触开口接触于该下接垫；
一保护层，覆盖该源极、该漏极以及该上接垫；以及
一第二电极层，位于该画素区中并具有多个狭缝，且该第二电极层在该基板的投影面积重叠于该第一电极层在该基板的投影面积。
7.根据权利要求6所述的画素基板，其特征在于，该通道层的材质包括氧化物半导体层。
8.根据权利要求6所述的画素基板，其特征在于，该第一电极层的材质包括金属氧化物。
9.根据权利要求8所述的画素基板，其特征在于，该第一电极层的材质相同于该通道层的材质。
10.根据权利要求6所述的画素基板，其特征在于，该画素区图案具有一第一通道接触开口以及一第二通道接触开口，该第一通道接触开口暴露出该通道层的该第一接触区而该第二通道接触开口暴露出该通道层的该第二接触区，且该画素区图案覆盖该第一接触区以及该第二接触区以外的该通道层面积。
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