CN104756036A - 分布式多相滤波器 - Google Patents

分布式多相滤波器 Download PDF

Info

Publication number
CN104756036A
CN104756036A CN201380044298.XA CN201380044298A CN104756036A CN 104756036 A CN104756036 A CN 104756036A CN 201380044298 A CN201380044298 A CN 201380044298A CN 104756036 A CN104756036 A CN 104756036A
Authority
CN
China
Prior art keywords
phase
clock signal
signal
differential
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201380044298.XA
Other languages
English (en)
Other versions
CN104756036B (zh
Inventor
H·宋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN104756036A publication Critical patent/CN104756036A/zh
Application granted granted Critical
Publication of CN104756036B publication Critical patent/CN104756036B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/16—Networks for phase shifting
    • H03H11/22—Networks for phase shifting providing two or more phase shifted output signals, e.g. n-phase output
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/18—Networks for phase shifting
    • H03H7/185—Networks for phase shifting comprising distributed impedance elements together with lumped impedance elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/18—Networks for phase shifting
    • H03H7/21—Networks for phase shifting providing two or more phase shifted output signals, e.g. n-phase output
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W56/00—Synchronisation arrangements
    • H04W56/0035—Synchronisation arrangements detecting errors in frequency or phase
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H2007/0192—Complex filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/04—Frequency selective two-port networks
    • H03H2011/0494—Complex filters

Abstract

在一个实施例中，一种装置包括用于生成差分时钟信号的时钟生成器。所述装置还包括用于基于所述差分时钟信号获得相位得到校正的多相时钟信号的分布式多相滤波器。

Description

分布式多相滤波器
技术领域
实施例一般涉及电子设备的数据接口。
背景技术
许多电子设备包括通过一个或多个数据接口耦合在一起的多个部件。例如，蜂窝电话可以包括耦合到无线电收发机、声音输入设备、声音输出设备、照相机、显示设备、存储器设备等的处理器核心。这样的部件的功能已经得到了持续改善以满足市场需求。相应地，可能需要调整这些部件之间的数据接口以适应这样的功能。
附图说明
图1是根据一个或多个实施例的系统的方框图。
图2是根据一个或多个实施例的系统的方框图。
图3A-3C是根据一个或多个实施例的系统的方框图。
图4是根据一个或多个实施例的方法的流程图。
图5是根据一个或多个实施例的示例时序图。
图6是根据一个或多个实施例的处理器的方框图。
图7是根据一个或多个实施例的示例系统的方框图。
图8是根据一个或多个实施例的示例系统的方框图。
具体实施方式
根据一些实施例，分布式多相滤波器可以实现多相时钟信号的高效相位校正。分布式多相滤波器可以减少生成校正的多相时钟信号所需要的电功率以及电路面积。此外，在一些实施例中，分布式多相滤波器可以消除或者减少多相时钟信号的非理想性，例如静态相位错误、占空比错误和/或抖动，这些非理想性可能会导致退化的I/O误比特率。
参考图1，示出了根据一个或多个实施例的装置100的方框图。如图1中所示的，装置100可以包括连接发射机110和接收机150的链路120。根据一些实施例，装置100可以是任意电子设备，例如蜂窝电话、计算机、媒体播放器、网络设备等。
在一些实施例中，可以存在发射机110和接收机150，以连接装置100的任意部件或外围设备，例如处理器、处理器核心、存储器设备、显示设备、声音设备、无线收发机、照相机等。注意，虽然为了清楚起见仅仅示出了一对发射机110和接收机150，但是图1中所示的示例并不旨在是限制性的。相应地，应当理解的是，可以存在任意数量的这样的发射机-接收机对，以连接装置100的各种部件。
根据一些实施例，链路120可以是任意数量的电连接和/或数据连接(例如母版连接、输入/输出电缆、网络连接器、总线、无线链路等)。在一个或多个实施例中，发射机110可以包括发送逻辑115，用于管理到接收机150的数据连接。此外，在一些实施例中，接收机150可以包括接收逻辑155，用于管理来自发射机110的数据连接。
根据一些实施例，链路120、发送逻辑115和接收逻辑155可以使用一个或多个数据接口协议。例如，在一些实施例中，链路120、发射机110、以及接收机150使用Mobile Industry Processor Interface(MIPI)Alliance的M-PHY规范(2011年2月8日的MIPI Specification for M-PHY Version1.00.00，2011年4月28日批准)。在这样的实施例中，链路120包括承载差分脉冲宽度调制(PWM)信号的串行线路。可选地，如果在差分信号波形的周期中包含时钟信息，那么这样的差分信号可以被称为“自同步的(self-clocking)”。
在一个或多个实施例中，链路120包括在M-PHY规范的一个或多个数据速率范围(被称为“齿轮(gears)”)下操作的差分PWM信号。例如，链路120可以在齿轮1(3Mbps到9Mbps)、齿轮2(6Mbps到18Mbps)、齿轮3(12Mbps到36Mbps)、齿轮4(24Mbps到72Mbps)、齿轮5(48Mbps到144Mbps)、齿轮6(96Mbps到288Mbps)、齿轮7(192Mbps到576Mbps)等下进行操作。
在一个或多个实施例中，发送逻辑115使用多相时钟信号，以便使用链路120来发送一个或多个数据信号。例如，在一些实施例中，发送逻辑115可以使用四相参考时钟信号来生成同相(I)分量的一组差分脉冲宽度调制(PWM)数据信号(即，正和负波形)以及正交(Q)分量的一组差分PWM数据信号。在一些实施例中，这样的差分PWM数据信号可以包括自同步信息。此外，在一个或多个实施例中，接收逻辑155可以使用多相参考时钟信号来恢复来自从链路120接收到的差分PWM信号的数据。
在一个或多个实施例中，发送逻辑115和/或接收逻辑155可以用硬件、软件、和/或固件来实现。在固件和软件实施例中，它们可以通过存储在非暂时性计算机可读介质中的计算机执行的指令来实现，例如光、半导体、或磁存储设备。虽然在图1的实施例中被示为具有这种特定实现，但是本文讨论的各种实施例的范围并不限于此。
参考图2，示出了根据一个或多个实施例的时钟逻辑200的方框图。更具体地，时钟逻辑200一般地可以与图1中所示的发送逻辑115和/或接收逻辑155的全部或一部分对应。在一些实施例中，时钟逻辑200可以包括时钟生成器210和分布式多相滤波器220。
如所示的，在一个或多个实施例中，时钟生成器210可以生成与同相分量的时钟信号相对应的第一对差分时钟信号，即第一正信号232和第一负信号234。此外，时钟生成器210还可以生成与正交分量的时钟信号相对应的第二对差分时钟信号，即第二正信号236和第二负信号238。
在一个或多个实施例中，时钟生成器210生成的每个差分时钟信号可以被偏移预定的相位间隔(例如，30度、60度、90度等)。例如，在一些实施例中，可以使第一正信号232、第二正信号236、第一负信号234、以及第二负信号238与彼此偏移90度，并且从而可以分别与0度、90度、180度和270度的时钟相位相对应。
在一个或多个实施例中，时钟生成器210基于接收到的齿轮选择输入生成时钟信号。在一些实施例中，齿轮选择输入可以是用于标识多个齿轮(即，数据速率范围)中的任意一个的任意标识符或指示。例如，在一些实施例中，齿轮选择输入是MIPI Specification for M-PHY，Version 1.00.00所定义的七个齿轮中的一个。此外，根据一些实施例，时钟生成器210包括延迟锁定环(DLL)、锁相环(PLL)、和/或任意类似的部件。
在一个或多个实施例中，分布式多相滤波器220接收时钟生成器210生成的多相时钟信号。此外，在一些实施例中，分布式多相滤波器220包括用于减少接收到的时钟信号中的相位失真并从而获得相位得到校正的多相时钟信号的功能。如所示的，在一个或多个实施例中，分布式多相滤波器220输出的相位得到校正的时钟信号包括：与同相分量的相位得到校正的时钟信号相对应的校正的同相正(“I-p”)时钟信号242和校正的同相负(“I-n”)时钟信号244。
此外，在一个或多个实施例中，分布式多相滤波器220输出的相位得到校正的时钟信号还包括：与正交分量的相位得到校正的时钟信号相对应的校正的正交正(“Q-p”)时钟信号246和校正的正交负(“Q-n”)时钟信号248。在一个或多个实施例中，使用时钟信号分发网络(未示出)将相位得到校正的多相时钟信号分发给各个部件。
现在参考图3A，示出了根据一个或多个实施例的分布式多相滤波器300的方框图。更具体地，在一些实施例中，分布式多相滤波器300一般地可以与图2中所示的分布式多相滤波器220的全部或一部分相对应。
在一个或多个实施例中，分布式多相滤波器300接收第一对302差分时钟信号(即，第一正信号232和第一负信号234)和第二对差分时钟信号306(即第二正信号236和第二负信号238)作为输入信号。在一些实施例中，这些输入信号是从时钟生成器(例如，图2中所示的差分时钟生成器210)接收的。此外，分布式多相滤波器300可以输出与同相分量相对应的相位得到校正的差分时钟信号242、244以及与正交分量相对应的相位得到校正的差分时钟信号246、248。
如所示的，在一个或多个实施例中，分布式多相滤波器300包括第一反相器310、第二反相器320、第三反相器330、以及第四反相器340。在一些实施例中，第一反相器310的输入耦合到第一正信号232，并且第一反相器310的输出耦合到第二正信号236。此外，在一些实施例中，第二反相器320的输入耦合到第一负信号234，并且第二反相器320的输出耦合到第二负信号238。
在一个或多个实施例中，第三反相器330的输入耦合到第二正信号236，并且第三反相器330的输出耦合到第一负信号234。此外，在一些实施例中，第四反相器340的输入耦合到第二负信号238，并且第四反相器340的输出耦合到第一正信号232。
根据一些实施例，差分时钟信号242-248可能需要90度的相位间隔。此外，在一些实施例中，每一对302、306中的差分时钟信号可以被间隔开180度的相位间隔。例如，在一个或多个实施例中，差分时钟信号242与0度的时钟相位相对应，并且差分时钟信号244与180度的时钟相位相对应。此外，在该示例中，差分时钟信号246与90度的时钟相位相对应，并且差分时钟信号248与270度的时钟相位相对应。
在一个或多个实施例中，反相器310-340可以为差分时钟信号242-248实现90度的相位间隔。例如，在一些实施例中，第一反相器310可以使得0度信号(即，时钟信号242)能够驱动90度信号(即，时钟信号246)。此外，第三反相器330可以使得90度信号(即，时钟信号246)能够驱动180度信号(即，时钟信号244)。此外，第二反相器320可以使得180度信号(即，时钟信号244)能够驱动270度信号(即，时钟信号248)。最后，第四反相器340可以使得270度信号(即，时钟信号248)能够驱动0度信号(即，时钟信号242)。以这种方式，反相器310-340提供的驱动模式可以形成分布式多相滤波器300的旋转对称(即，0到90到180到270到0)。
可选地，在一些实施例中，可以按照特定的顺序来安置反相器310-340。例如，在一些实施例中，第二反相器320被安置在第一反相器310之后，这意味着，与第一反相器310的连接点相比，第二反相器320的连接点被安置在沿着差分时钟信号302、306更靠近分布式多相滤波器300的点上。此外，在一些实施例中，第三反相器330被安置在第二反相器320之后。此外，在一些实施例中，第四反相器340可以被安置在第三反相器330之后。
在一些实施例中，可以用其它部件来替代分布式多相滤波器300的反相器310-340。具体地，在一个或多个实施例中，分布式多相滤波器300可以替代地使用下面参考图3B和图3C描述的充分缓冲器。
现在参考图3B，示出了根据一个或多个实施例的电流模式逻辑(CML)型差分缓冲器350的方框图。如所示的，在一些实施例中，CML型差分缓冲器350包括晶体管356A、356B、电流源358、电阻器354A、354B以及电压源352。在一些实施例中，这些部件可以耦合在一起，如图3B中所示的。在一个或多个实施例中，CML型差分缓冲器350是左右方向对称的。
在一个或多个实施例中，如所示的，晶体换356A的栅极耦合到第一输入信号(“输入A”)，并且晶体管356B的栅极耦合到第二输入信号(“输入B”)。此外，晶体管356A、356B中的每一个的第一端耦合到电流源358。此外，晶体管356A、356B中的每一个的第二端耦合到电阻器354A、354B。此外，电阻器354A、354B耦合到电压源352(例如，V.sub.cc)。如所示的，晶体管356B与电阻器354B之间的节点提供第一输出信号(“输出A”)。此外，晶体管356A与电阻器354A之间的节点提供第二输出信号(“输出B”)。
在一些实施例中，分布式多相滤波器300的反相器310-340可以被CML型差分缓冲器350的两个实例替代。更具体地，在一些实施例中，CML型差分缓冲器350的第一实例可以替代第一反相器310和第二反相器320。因而，在缓冲器360的第一实例的情况下，输入A可以耦合到第一正信号232，并且输出A可以耦合到第二正信号236。此外，输入B可以耦合到第一负信号234，并且输出B可以耦合到第二负信号238。
此外，在这样的实施例中，CML型差分缓冲器350的第二实例可以替代第三反相器330和第四反相器340。因而，在缓冲器360的第二实例的情况中，输入A可以耦合到第二正信号236，并且输出A可以耦合到第一负信号234。此外，在这样的实施例中，输入B可以耦合到第二负信号238，并且输出B可以耦合到第一正信号232。
现在参考图3C，示出了根据一个或多个实施例的伪差分型差分缓冲器360的方框图。如所示的，在一些实施例中，伪差分型差分缓冲器360包括：两个输入晶体管365A、366A，用于接收第一输入信号(“输入A”)；以及两个输入晶体管365B、366B，用于接收第二输入信号(“输入B”)。此外，在一些实施例中，伪差分型差分缓冲器360还包括：两个输出晶体管364B、367B，用于提供第一输出信号(“输出A”)；以及两个输出晶体管364A、367A，用于接收第二输出信号(“输出B“)。
在一些实施例中，晶体管364A-367B可以耦合在一起，如图3C中所示的。此外，在一些实施例中，晶体管364A、364B可以耦合到电源352(例如，V.sub.cc)。此外，在一些实施例中，晶体管367A、367B可以耦合到地368(例如，V.sub.ss)。在一些实施例中，伪差分型差分缓冲器360在左右方向和上下方向都是对称的。
在一些实施例中，分布式多相滤波器300的反相器310-340可以被伪差分型差分缓冲器360的两个实例替代。更具体地，在一些实施例中，伪差分型差分缓冲器360的第一实例可以替代第一反相器310和第二反相器320。因而，在缓冲器360的第一实例的情况下，输入A可以耦合到第一正信号232，并且输出A可以耦合到第二正信号236。此外，输入B可以耦合到第一负信号234，并且输出B可以耦合到第二负信号238。
另外，在这样的实施例中，伪差分型差分缓冲器360的第二实例可以替代第三反相器330和第四反相器340。因此，在缓冲器360的第二实例的情况中，输入A可以耦合到第二正信号236，并且输出A可以耦合到第一负信号234。此外，在这样的实施例中，输入B可以耦合到第二负信号238，并且输出B可以耦合到第一正信号232。
注意，提供图1、2、以及3A-3C中所示的示例是为了解释的目的，而不是旨在限制任何实施例。例如，参考图1，实施例可以包括任意数量和/或布置的发射机110和/或接收机150。在另一示例中，参考图2，时钟逻辑200可以包括额外的部件，例如输入缓冲器、输出缓冲器等。在又一示例中，参考图3，分布式多相滤波器300可以包括额外的和/或不同的部件来校正时钟信号。可以料到，一些实施例可以包括任意数量的除了所示部件之外的部件，并且在某些实现中可能出现示出部件的不同布置。此外，可以料到，在一个或多个实施例中，可以在各处使用图1、2、以及3中所示的示例中的细节。
图4示出了根据一个或多个实施例用于生成相位得到校正的时钟信号的序列400。在一个实施例中，序列400可以是图1中所示的发送逻辑115和/或接收逻辑155的一部分。在其它实施例中，序列400可以由发射机110和/或接收机150的任何其它部分来实现。序列400可以用硬件、软件和/或固件来实现。在固件和软件实施例中，其可以由存储在非暂时性计算机可读介质中的计算机执行的指令来实现，例如光、半导体或磁存储设备。
在步骤410，生成差分时钟信号。例如，参考图2，时钟生成器210可以生成与同相分量的时钟信号相对应的第一对差分时钟信号232、234。时钟生成器210还可以生成与正交分量的时钟信号相对应的第二对差分时钟信号236、238。在一个或多个实施例中，可以使生成的差分时钟信号间隔开预定的相位间隔(例如，90度)。此外，在一些实施例中，可以基于接收到的齿轮选择输入(即，预定的数据速率范围)来生成差分时钟信号。
在步骤420，分布式多相滤波器对(在步骤410生成的)差分时钟信号进行处理，以获得相位得到校正的差分时钟信号。例如，参考图3，分布式多相滤波器300可以接收第一对302和第二对差分时钟信号306作为输入。作为响应，分布式多相滤波器300可以输出与同相分量相对应的相位得到校正的差分时钟信号242、244，以及与正交分量相对应的相位得到校正的差分时钟信号246、248。
在步骤430，使用(在步骤420获得的)相位得到校正的差分时钟信号来发送和/或接收数据信号。例如，参考图1，发射机110可以使用相位得到校正的差分时钟信号来生成并发送数据信号。此外，接收机150可以使用相位得到校正的差分时钟信号从接收到的数据信号恢复数据。在一个或多个实施例中，可以使用时钟信号分发网络将相位得到校正的差分时钟信号分发给发射机110和/或接收机150的各个部件。在步骤430之后，序列400结束。
现在参考图5，示出了根据一些实施例的系统的示例时序图。具体地，图5示出了图2中所示的相位得到校正的多相时钟信号242-248的示例时序图。如上面参考图2所讨论的，分布式多相滤波器220包括通过减少接收到的时钟信号的相位失真来对时钟信号进行相位校正的功能。例如，分布式多相滤波器220消除或减少多相时钟信号中的非理想性，例如静态相位错误、占空比错误、和/或抖动。相应地，假设已经使用了分布式多相滤波器220对多相时钟信号242-248进行了相位校正以具有期望的相位间隔(例如90度)。
如图5中所示的，上面两个信号是校正的同相正(“I-p”)时钟信号242和校正的同相负(“I-n”)时钟信号244。在一个或多个实施例中，I-p信号242和I-n信号244可以是同相分量的相位得到校正的差分时钟信号。注意，因为I-p信号242和I-n信号244是差分信号，所以它们相应的相位被间隔开180度。
图5中所示的下面两个信号是校正的正交正(“Q-p”)时钟信号246和校正的正交负(“Q-n”)时钟信号248。在一个或多个实施例中，Q-p信号246和Q-n信号248可以是正交分量的相位得到校正的差分时钟信号。注意，Q-p信号246和Q-n信号248是差分信号，因而它们相应的相位间隔开180度。还要注意，同相信号242、244中的每一个与正交信号246、248中的每一个间隔90度的相位间隔。
现在参考图6，示出了根据一个或多个实施例的处理器的方框图。如图6中所示的，处理器600可以是包括多个核心610a-610n的多核处理器。每个核心可以与相应的电压调节器612a-612n相关联。各个核心可以经由互连615耦合到包括各种部件的非核心逻辑。如所见的，非核心逻辑可以包括共享缓存630，其可以是末级缓存。另外，非核心逻辑可以包括集成的存储器控制器640、各种接口650和发送/接收逻辑655。
在一个或多个实施例中，发送/接收逻辑655可以包括上面参考图2-3描述的时钟逻辑200和/或分布式多相滤波器300的全部或一部分。因此，根据一些实施例，发送/接收逻辑655可以使得核心610a-610n和/或其它部件(例如，移动计算设备中包括的部件)能够生成相位得到校正的多相时钟信号。
进一步参考图6，处理器600可以例如经由存储器总线与系统存储器660进行通信。另外，通过接口650，可以与各种片外部件(例如外围设备、大容量存储设备等)建立连接。虽然被示为具有图6的实施例中的这种特定实现，但是本文讨论的各种实施例的范围并不限于此。
实施例可以用在许多不同的环境中。现在参考图7，示出了实施例可以与之一起使用的计算机系统730的方框图。计算机系统730可以包括通过总线(被示为箭头)耦合到芯片组核心逻辑710的硬盘驱动器734和可移动存储介质736。键盘和/或鼠标720或者其它常规部件可以耦合到芯片组核心逻辑。
在一个实施例中，核心逻辑可以耦合到图形处理器712和应用处理器700。图形处理器712还可以耦合到帧缓冲器714。帧缓冲器714可以耦合到显示设备718，例如液晶显示(LCD)触摸屏。在一个实施例中，图形处理器712可以是使用单指令多数据(SIMD)架构的多线程多核并行处理器。
芯片组逻辑710可以包括非易失性存储器端口以耦合到主存储器732。同样耦合到核心逻辑710的可以是无线电收发机和天线721。扬声器724也可以耦合到核心逻辑710。在一个或多个实施例中，核心逻辑710可以包括上面参照图2-3描述的时钟逻辑200和/或分布式多相滤波器300的全部或一部分。
现在参考图8，示出了实施例可以与之一起使用的示例系统800的方框图。如所见的，系统800可以是智能电话或其它无线通信器。如图8的方框图中所示的，系统800可以包括基带处理器810，其可以是能够处理基带处理任务以及应用处理的多核处理器。因而，基带处理器810可以执行关于通信的各种信号处理以及执行设备的计算操作。进而，基带处理器810可以耦合到用户接口/显示器820，其在一些实施例中可以通过触摸屏显示器来实现。
另外，基带处理器810可以耦合到存储器系统，在图8的实施例中，存储器系统包括非易失性存储器(即，闪存830)和系统存储器(即，动态随机存取存储器(DRAM)835)。如进一步看到的，基带处理器810还可以耦合到捕获设备840，例如图像捕获设备，其能够记录视频和/或静止图像。在一个或多个实施例中，基带处理器810可以包括上面参照图2-3描述的时钟逻辑200和/或分布式多相滤波器300的全部或一部分。
为了使得通信能够被发送和接收，可以在基带处理器810和天线880之间耦合各种电路。具体地，可以存在射频(RF)收发机870和无线局域网(WLAN)收发机875。
一般地，RF收发机870可以用于根据诸如3G或4G无线通信协议之类的给定无线通信协议，例如根据码分多址(CDMA)、全球移动通信系统(GSM)、长期演进(LTE)或其它协议，来接收以及发送无线数据和呼叫。也可以提供诸如无线电信号(例如AM/FM、或全球定位卫星(GPS)信号)的接收或传输之类的其它无线通信。另外，经由WLAN收发机875还可以实现本地无线信号，例如根据BluetoothTM标准或IEEE 802.22标准(例如IEEE 802.11a/b/g/n)。虽然在图8的实施例中被示为处于这种高的级别，但是要理解的是，本发明的范围并不限于此。
实施例可以用在许多不同类型的系统中。例如，在一个实施例中，通信设备可以被布置为执行本文描述的各种方法和技术。当然，本发明的范围并不限于通信设备，而是其它实施例可以针对其它类型的用于处理指令的装置，或者一个或多个机器可读介质，所述一个或多个机器可读介质包括响应于在计算设备上被执行而使得该设备执行本文描述的方法和技术中的一个或多个的指令。
实施例可以用代码来实现，并且可以存储在非暂时性存储介质上，所述非暂时性存储介质上存储有指令，所述指令可以用于对系统进行编程以执行所述指令。存储介质可以包括但不限于任何类型的磁盘(包括软盘、光盘、固态驱动器(SSD)、压缩盘只读存储器(CD-ROM)、可写压缩盘(CD-RW)和磁-光盘)、半导体设备(例如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)、可擦可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM))、磁或光卡、或者任何其它类型的适合于存储电子指令的介质。
以下条款和/或示例属于进一步的实施例。一个示例实施例可以是一种装置，包括：时钟生成器，用于生成差分时钟信号；分布式多相滤波器，用于基于所述差分时钟信号获得相位得到校正的多相时钟信号。所述装置还可以包括发送逻辑，用于基于所述相位得到校正的多相时钟信号生成至少一个数据信号。所述装置还可以包括接收机逻辑，用于基于所述相位得到校正的多相时钟信号恢复至少一个数据信号。分布式多相滤波器可以用于减少差分时钟信号中的相位失真。分布式多相滤波器可以包括至少四个反相器。所述至少四个反相器可以包括第一反相器，其中，所述第一反相器的输入耦合到第一对差分时钟信号的正信号，并且其中，所述第一反相器的输出耦合到第二对差分时钟信号的正信号。所述至少四个反相器可以包括第二反相器，其中，所述第二反相器的输入耦合到第一对差分时钟信号的负信号，并且其中，所述第二反相器的输出耦合到第二对差分时钟信号的负信号。所述至少四个反相器还可以包括第三反相器，其中，所述第三反相器的输入耦合到第二对差分时钟信号的正信号，并且其中，所述第三反相器的输出耦合到第一对差分时钟信号的负信号。所述至少四个反相器还可以包括第四反相器，其中，所述第四反相器的输入耦合到第二对差分时钟信号的负信号，并且其中，所述第四反相器的输出耦合到第一对差分时钟信号的正信号。所述相位得到校正的多相时钟信号可以包括与同相分量的时钟信号相对应的第一对差分时钟信号。所述相位得到校正的多相时钟信号可以包括与正交分量的时钟信号相对应的第二对差分时钟信号。
另一示例实施例可以是一种系统，包括片上系统，所述片上系统包括具有至少一个执行单元和发送逻辑的至少一个核心，所述发送逻辑包括用于生成一个或多个时钟信号的时钟生成器，以及用于通过对所述一个或多个时钟信号进行相位校正而获得多相时钟信号的分布式多相滤波器。所述系统还可以包括经由互连耦合到所述片上系统的无线设备，其中，所述互连用于在所述无线设备与所述片上系统的发送逻辑之间传输至少一个数据信号。所述系统还可以包括分发网络，用于分发所述多相时钟信号。所述发送逻辑可以基于所述多相时钟信号生成所述至少一个数据信号。所述分布式多相滤波器可以包括至少四个反相器。所述分布式多相滤波器可以包括至少两个电流模式逻辑(CML)型差分缓冲器。所述分布式多相滤波器可以包括至少两个伪差分型差分缓冲器。
另一示例实施例可以是一种方法，包括：生成多个差分时钟信号；使用分布式多相滤波器来校正所述差分时钟信号以获得多个相位得到校正的多相时钟信号；以及使用所述多个相位得到校正的多相时钟信号来恢复多个差分数据信号。所述相位得到校正的多相时钟信号可以包括四个差分时钟信号。所述分布式多相滤波器可以包括至少四个反相器。所述分布式多相滤波器可以包括至少两个电流模式逻辑(CML)型差分缓冲器。所述分布式多相滤波器可以包括至少两个伪差分型差分缓冲器。
贯穿说明书提及“一个实施例”或“实施例”意味着结合该实施例所描述的特定特征、结构、或特性包括在被涵盖在本发明内的至少一个实现中。因而，短语“一个实施例”或“在实施例中”的出现未必是指相同的实施例。此外，除了所示出的特定实施例以外，所述特定特征、结构、或特性可以以其它适当形式构成，并且所有这些形式都可以被涵盖在本申请的权利要求内。
虽然为了解释的目的已经关于有限数量的实施例描述了本发明，但是本领域技术人员将明白其多种修改和变化。意图在于所附权利要求覆盖落入本发明真实精神和范围内的所有这些修改和变化。

Claims (22)

1.一种装置，包括：
时钟生成器，用于生成差分时钟信号；以及
分布式多相滤波器，用于基于所述差分时钟信号获得相位得到校正的多相时钟信号。
2.根据权利要求1所述的装置，还包括：发送逻辑，用于基于所述相位得到校正的多相时钟信号生成至少一个数据信号。
3.根据权利要求1所述的装置，还包括：接收机逻辑，用于基于所述相位得到校正的多相时钟信号恢复至少一个数据信号。
4.根据权利要求1所述的装置，其中，所述分布式多相滤波器用于减少所述差分时钟信号中的相位失真。
5.根据权利要求1所述的装置，其中，所述分布式多相滤波器包括至少四个反相器。
6.根据权利要求5所述的装置，其中，所述至少四个反相器包括第一反相器，其中，所述第一反相器的输入耦合到第一对差分时钟信号的正信号，并且其中，所述第一反相器的输出耦合到第二对差分时钟信号的正信号。
7.根据权利要求5所述的装置，其中，所述至少四个反相器包括第二反相器，其中，所述第二反相器的输入耦合到第一对差分时钟信号的负信号，并且其中，所述第二反相器的输出耦合到第二对差分时钟信号的负信号。
8.根据权利要求5所述的装置，其中，所述至少四个反相器包括第三反相器，其中，所述第三反相器的输入耦合到第二对差分时钟信号的正信号，并且其中，所述第三反相器的输出耦合到第一对差分时钟信号的负信号。
9.根据权利要求5所述的装置，其中，所述至少四个反相器包括第四反相器，其中，所述第四反相器的输入耦合到第二对差分时钟信号的负信号，并且其中，所述第四反相器的输出耦合到第一对差分时钟信号的正信号。
10.根据权利要求1所述的装置，其中，所述相位得到校正的多相时钟信号包括与同相分量的时钟信号相对应的第一对差分时钟信号。
11.根据权利要求1所述的装置，其中，所述相位得到校正的多相时钟信号包括与正交分量的时钟信号相对应的第二对差分时钟信号。
12.一种系统，包括：
包括至少一个核心的片上系统，其具有至少一个执行单元和发送逻辑，所述发送逻辑包括：
时钟生成器，用于生成一个或多个时钟信号；
分布式多相滤波器，用于通过对所述一个或多个时钟信号进行相位校正来获得多相时钟信号；以及
经由互连耦合到所述片上系统的无线设备，所述互连用于在所述无线设备与所述片上系统的所述发送逻辑之间传递至少一个数据信号。
13.根据权利要求12所述的系统，还包括：分发网络，用于分发所述多相时钟信号。
14.根据权利要求12所述的系统，所述发送逻辑用于基于所述多相时钟信号生成所述至少一个数据信号。
15.根据权利要求12所述的系统，其中，所述分布式多相滤波器包括至少四个反相器。
16.根据权利要求12所述的系统，其中，所述分布式多相滤波器包括至少两个电流模式逻辑(CML)型差分缓冲器。
17.根据权利要求12所述的系统，其中，所述分布式多相滤波器包括至少两个伪差分型差分缓冲器。
18.一种方法，包括：
生成多个差分时钟信号；
使用分布式多相滤波器来校正所述差分时钟信号以获得多个相位得到校正的多相时钟信号；以及
使用所述多个相位得到校正的多相时钟信号来恢复多个差分数据信号。
19.根据权利要求18所述的方法，其中，所述相位得到校正的多相时钟信号包括四个差分时钟信号。
20.根据权利要求18所述的方法，其中，所述分布式多相滤波器包括至少四个反相器。
21.根据权利要求18所述的方法，其中，所述分布式多相滤波器包括至少两个电流模式逻辑(CML)型差分缓冲器。
22.根据权利要求18所述的方法，其中，所述分布式多相滤波器包括至少两个伪差分型差分缓冲器。
CN201380044298.XA 2012-09-28 2013-06-24 分布式多相滤波器 Active CN104756036B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/630,014 US9252743B2 (en) 2012-09-28 2012-09-28 Distributed polyphase filter
US13/630,014 2012-09-28
PCT/US2013/047220 WO2014088643A1 (en) 2012-09-28 2013-06-24 Distributed polyphase filter

Publications (2)

Publication Number Publication Date
CN104756036A true CN104756036A (zh) 2015-07-01
CN104756036B CN104756036B (zh) 2018-03-13

Family

ID=50385198

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380044298.XA Active CN104756036B (zh) 2012-09-28 2013-06-24 分布式多相滤波器

Country Status (4)

Country Link
US (1) US9252743B2 (zh)
EP (1) EP2959353A4 (zh)
CN (1) CN104756036B (zh)
WO (1) WO2014088643A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10734967B2 (en) 2018-09-28 2020-08-04 Apple Inc. Capacitor compensated dual of polyphase filter
US11121851B2 (en) * 2019-12-28 2021-09-14 Texas Instruments Incorporated Differential sensing circuit for clock skew calibration relative to reference clock
GB2597275B (en) 2020-07-17 2022-09-07 Graphcore Ltd Multi-clock control
GB2597276B (en) 2020-07-17 2022-08-31 Graphcore Ltd Power management by clock dithering
US11177932B1 (en) * 2021-04-20 2021-11-16 Faraday Technology Corp. System for generating multi phase clocks across wide frequency band using tunable passive polyphase filters

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030227983A1 (en) * 2002-06-07 2003-12-11 Parkervision, Inc. Active polyphase inverter filter for quadrature signal generation
US20090201064A1 (en) * 2008-02-11 2009-08-13 International Business Machines Corporation Phase Interpolator System and Associated Methods
CN101552664A (zh) * 2009-05-25 2009-10-07 张剑 基于多相滤波码域发送参考Chirp超宽带系统群同步方法
US20120007638A1 (en) * 2010-07-08 2012-01-12 Quintic Holdings System and method for multiple-phase clock generation
CN102577117A (zh) * 2009-10-19 2012-07-11 高通股份有限公司 Lr多相滤波器

Family Cites Families (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI66256C (fi) * 1981-01-26 1984-09-10 Delcon Oy Anpassaranordning foer faeltsignaler i datamaskiner mikroprocessorsystem eller dylika digitaliska elektroniska kretsar
GB2168864A (en) * 1984-12-19 1986-06-25 Philips Electronic Associated Radio receiver/transmitter filters
JPS63217978A (ja) * 1987-03-03 1988-09-12 Toshiba Corp インバ−タ装置
US4848335B1 (en) * 1988-02-16 1994-06-07 Aspen Lab Inc Return electrode contact monitor
EP0348758A3 (en) * 1988-06-17 1991-05-02 Ixys Corporation Circuit for providing isolation between components of a power control system and for communicating power and data through the isolation media
US5974306A (en) * 1994-10-12 1999-10-26 Hewlett-Packard Company Time-share I-Q Mixer system with distribution switch feeding in-phase and quadrature polarity inverters
KR0170301B1 (ko) * 1995-10-30 1999-04-15 김광호 복합위상여파기와 이를 이용한 타이밍 오차 보상장치 및 그 방법
DE69820376T2 (de) * 1997-04-07 2004-10-14 Koninklijke Philips Electronics N.V. Empfänger und filteranordnung mit polyphasenfilter
US6356602B1 (en) * 1998-05-04 2002-03-12 Trimble Navigation Limited RF integrated circuit for downconverting a GPS signal
US6226509B1 (en) * 1998-09-15 2001-05-01 Nortel Networks Limited Image reject mixer, circuit, and method for image rejection
US6738601B1 (en) * 1999-10-21 2004-05-18 Broadcom Corporation Adaptive radio transceiver with floating MOSFET capacitors
US6778594B1 (en) * 2000-06-12 2004-08-17 Broadcom Corporation Receiver architecture employing low intermediate frequency and complex filtering
US6560449B1 (en) * 2000-06-12 2003-05-06 Broadcom Corporation Image-rejection I/Q demodulators
US20030232613A1 (en) * 2001-01-12 2003-12-18 Kerth Donald A. Quadrature signal generation in radio-frequency apparatus and associated methods
KR100395213B1 (ko) * 2001-03-22 2003-08-21 주식회사 버카나와이어리스코리아 직교 신호 발생기 및 직교 신호 위상 오류 보정 방법
US6636085B2 (en) * 2001-04-20 2003-10-21 Nec Electronics Corporation Phase shifter with an RC polyphase filter
US7155179B1 (en) * 2001-07-16 2006-12-26 Texas Instruments Incorporated Full duplex transceiver having a method for immunizing itself against self-jamming
US7630566B2 (en) * 2001-09-25 2009-12-08 Broadcom Corporation Method and apparatus for improved estimation and compensation in digital video compression and decompression
KR100441463B1 (ko) * 2001-12-26 2004-07-23 한국전자통신연구원 저역통과필터 및 고역통과필터 특성의 로드를 이용한 능동직교위상신호 발생기
US6650157B2 (en) * 2002-01-11 2003-11-18 Sun Microsystems, Inc. Using a push/pull buffer to improve delay locked loop performance
EP1351378B1 (en) * 2002-04-04 2007-07-04 Texas Instruments Inc. Quadrature divider
US6892060B2 (en) * 2002-06-28 2005-05-10 Institute Of Microelectronics Fully integrated self-tuned image rejection downconversion system
US7164724B2 (en) * 2002-09-25 2007-01-16 Matsushita Electric Industrial Co., Ltd. Communication apparatus
US20040116096A1 (en) * 2002-12-10 2004-06-17 Irf Semiconductor, Inc. Radio frequency receiver architecture with tracking image-reject polyphase filtering
CA2415917A1 (en) * 2003-01-08 2004-07-08 Sirific Wireless Corporation Regenerative divider used for up-conversion and down conversion
KR100475124B1 (ko) * 2003-01-15 2005-03-10 삼성전자주식회사 위상 및 이득 부정합 보상 기능을 가지는 직접 변환방식의 무선신호 수신 장치
JP3842752B2 (ja) * 2003-03-26 2006-11-08 株式会社東芝 位相補正回路及び受信装置
US6850032B1 (en) * 2003-08-27 2005-02-01 E & M Power, Inc. Methods and apparatus for providing a dual voltage inverter
US7702306B2 (en) * 2003-08-28 2010-04-20 Broadcom Corporation Apparatus and method for local oscillator calibration in mixer circuits
WO2005060082A1 (ja) * 2003-12-16 2005-06-30 Daikin Industries, Ltd. 電流供給回路、多相駆動回路、電流供給回路設計方法
EP1759450B1 (de) * 2004-06-23 2014-01-08 ABB Schweiz AG Oberschwingungsarme mehrphasige umrichterschaltung
US7746764B2 (en) * 2004-10-22 2010-06-29 Parkervision, Inc. Orthogonal signal generation using vector spreading and combining
JP4152969B2 (ja) 2005-01-07 2008-09-17 富士通株式会社 ラッチ回路および４相クロック発生器
KR100599099B1 (ko) * 2005-02-07 2006-07-12 삼성전자주식회사 무선통신 시스템의 수신기 및 그의 ｉ신호와 ｑ신호의위상차 보상방법
US20060229011A1 (en) * 2005-03-25 2006-10-12 Sanyo Electric Co., Ltd. Frequency conversion method using single side band mixer, and frequency conversion circuit using the same
US7689189B2 (en) * 2005-04-06 2010-03-30 Silicon Laboratories Inc. Circuit and method for signal reception using a low intermediate frequency reception
US7202715B1 (en) * 2005-09-21 2007-04-10 Intel Corporation Matched current delay cell and delay locked loop
US7984093B1 (en) * 2006-04-07 2011-07-19 Marvell International Ltd. Polyphase filter having a tunable notch for image rejection
US7782128B2 (en) * 2006-07-28 2010-08-24 Mstar Semiconductor, Inc. Sign detection device and associated method
US7756491B2 (en) * 2006-08-04 2010-07-13 Axiom Microdevices, Inc. Phase shifter
TW200822528A (en) * 2006-11-07 2008-05-16 Univ Nat Taiwan Science Tech Multi-phase voltage-control osillator
US7733984B2 (en) * 2006-11-08 2010-06-08 International Business Machines Corporation Implementing phase rotator circuits with embedded polyphase filter network stage
US7773968B2 (en) * 2006-11-30 2010-08-10 Silicon Laboratories, Inc. Interface/synchronization circuits for radio frequency receivers with mixing DAC architectures
US20080132189A1 (en) * 2006-11-30 2008-06-05 Silicon Laboratories, Inc. Mixing dac and polyphase filter architectures for a radio frequency receiver
US8194811B2 (en) * 2006-12-13 2012-06-05 Intel Corporation Clock repeater and phase-error correcting circuit
US7742545B2 (en) * 2007-05-30 2010-06-22 Motorola, Inc. Method and apparatus for generating corrected quadrature phase signal pairs in a communication device
US7646254B2 (en) * 2007-08-30 2010-01-12 Honeywell International Inc. Radiation hard oscillator and differential circuit design
JP5360056B2 (ja) * 2008-05-19 2013-12-04 日本電気株式会社 ポリフェーズフィルタの帯域調整装置及びポリフェーズフィルタの帯域調整方法
US7733144B2 (en) * 2008-05-29 2010-06-08 International Business Machines Corporation Radiation hardened CMOS master latch with redundant clock input circuits and design structure therefor
US20090315611A1 (en) * 2008-06-24 2009-12-24 Ralink Technology Corporation Quadrature mixer circuit
EP2365413B1 (en) * 2008-12-09 2014-07-02 Nippon Telegraph And Telephone Corporation Voltage generator, control circuit, vector synthesis type phase shifter and optical transceiver
TWI408400B (zh) * 2009-06-01 2013-09-11 Mstar Semiconductor Inc 多重衛星定位系統之訊號處理裝置及方法
DE102009023505A1 (de) * 2009-06-02 2010-12-09 Austriamicrosystems Ag Schaltungsanordnung für einen Piezotransformator und dazugehörendes Verfahren
WO2011004423A1 (ja) * 2009-07-06 2011-01-13 富士通株式会社 ポリフェーズフィルタ及びそれを有するシングルサイドバンドミキサ
US9018996B1 (en) * 2009-07-15 2015-04-28 Marvell International Ltd. Circuits, architectures, apparatuses, algorithms and methods for providing quadrature outputs using a plurality of divide-by-n dividers
KR20110019063A (ko) * 2009-08-19 2011-02-25 삼성전자주식회사 싱글 사이드 밴드 믹서, 및 이를 구비한 로컬 오실레이터
JP5607904B2 (ja) * 2009-08-31 2014-10-15 パナソニック株式会社 ダイレクトサンプリング回路及び受信機
JP5438440B2 (ja) * 2009-09-08 2014-03-12 株式会社豊田中央研究所 アクティブポリフェーズフィルタ
US8478220B2 (en) * 2010-03-16 2013-07-02 Rf Micro Devices, Inc. Discrete time polyphase mixer
JP2012049882A (ja) * 2010-08-27 2012-03-08 Toshiba Corp Ｉｑ信号発生回路
US8324949B2 (en) 2010-10-08 2012-12-04 Texas Instruments Incorporated Adaptive quadrature correction for quadrature clock path deskew
US8699548B2 (en) * 2010-11-17 2014-04-15 Qualcomm Incorporated LO generation and distribution in a multi-band transceiver
US8912846B2 (en) * 2011-07-25 2014-12-16 Kathrein-Werke Kg Doherty amplifier arrangement
US8760209B2 (en) * 2012-09-27 2014-06-24 Analog Devices, Inc. Apparatus and methods for quadrature clock signal generation
US8754678B1 (en) * 2013-03-15 2014-06-17 Analog Devices, Inc. Apparatus and methods for invertible sine-shaping for phase interpolation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030227983A1 (en) * 2002-06-07 2003-12-11 Parkervision, Inc. Active polyphase inverter filter for quadrature signal generation
US20090201064A1 (en) * 2008-02-11 2009-08-13 International Business Machines Corporation Phase Interpolator System and Associated Methods
CN101552664A (zh) * 2009-05-25 2009-10-07 张剑 基于多相滤波码域发送参考Chirp超宽带系统群同步方法
CN102577117A (zh) * 2009-10-19 2012-07-11 高通股份有限公司 Lr多相滤波器
US20120007638A1 (en) * 2010-07-08 2012-01-12 Quintic Holdings System and method for multiple-phase clock generation

Also Published As

Publication number Publication date
US20140093009A1 (en) 2014-04-03
EP2959353A4 (en) 2017-01-25
EP2959353A1 (en) 2015-12-30
US9252743B2 (en) 2016-02-02
WO2014088643A1 (en) 2014-06-12
CN104756036B (zh) 2018-03-13

Similar Documents

Publication Publication Date Title
US11387852B2 (en) Time encoded data communication protocol, apparatus and method for generating and receiving a data signal
US9160585B2 (en) Data interface synchronization
CN104756036A (zh) 分布式多相滤波器
US8749535B2 (en) Clock-shared differential signaling interface and related method
US8797075B2 (en) Low power oversampling with reduced-architecture delay locked loop
JP2014514802A (ja) タイミング再生のための装置、システムおよび方法
US8653868B2 (en) Low power data recovery
US9143314B2 (en) Low power oversampling with delay locked loop implementation
US10447250B2 (en) Multi-stage frequency dividers and poly-phase signal generators
US8797079B2 (en) Differential delay line, ring oscillator and mobile communication device
CN111492579B (zh) 时钟信号极性控制电路
US8890726B2 (en) Data interface clock generation
US10361705B2 (en) Strobe centering apparatus and method
US10425123B2 (en) Parts-per-million detection apparatus and method
US8816885B2 (en) Data interface alignment
US20230073824A1 (en) High frequency ac coupled self-biased divider
US20210191455A1 (en) Apparatus for generating synchronized clock signals, elec-tronic system, base station and mobile device
KR20120047359A (ko) 데이터 전송회로
CN103713695A (zh) 服务器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant