CN104752328A - 导电插塞的形成方法 - Google Patents

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Abstract

一种导电插塞的形成方法，包括：提供半导体衬底，所述半导体衬底上具有鳍式场效应晶体管、刻蚀停止层和层间介质层；在所述层间介质层中形成第一接触孔；在所述第一接触孔中形成有机填充层；在所述有机填充层上形成图案化的掩膜层；采用第一各向异性刻蚀工艺和第二各向异性刻蚀工艺沿第一开口蚀刻所述填充层，直至形成暴露所述层间介质层的凹槽，所述第一各向异性刻蚀工艺采用的反应气体包括CO2，所述第二各向异性刻蚀工艺采用的反应气体包括N2和H2。第一各向异性刻蚀工艺对有机填充层的蚀刻速度较快，第二各向异性刻蚀工艺对有机填充层的蚀刻较为缓和，使有机填充层始终保护鳍式场效应晶体管的重掺杂区。

Description

导电插塞的形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种导电插塞的形成方法。
背景技术
随着集成电路向超大规模集成电路（ULSI）发展，半导体器件特征尺寸不断缩小。在这个过程中，传统的场效应晶体管（Field-Effect Transistor,FET）面临着越来越严重的短沟道效应以及可靠性下降问题。于是业界发展出鳍式场效晶体管(FinFET)，鳍式场效晶体管的多栅或半环栅能够抑制短沟道效应，并且能够提高栅控能力，使晶体管的可靠性提高。但是鳍式场效晶体管的制作工艺并不十分成熟，特别是在制作鳍式场效晶体管的导电插塞时，存在困难。
为了降低接触电阻，金属硅化物工艺已经成为大规模集成电路的关键制造工艺之一，它给高性能逻辑器件的制造提供了诸多好处，主要因为该工艺减小了源/漏区和栅区的薄膜电阻，降低了接触电阻，从而缩短了与栅相关的接触电阻延迟。然而对于鳍式场效晶体管而言，由于通常鳍式场效晶体管采用多栅或半环栅，因此其在形成导电插塞的过程中，经常需要形成较复杂的栅区，并且栅区上的插塞经常与相邻的源/漏上的插塞连接，这就需要在同一位置（通常在源/漏区位置）重复或者至少部分重复地形成接触孔，这样，在形成接触孔的过程中，容易破坏源/漏区和栅区上的金属硅化物，导致导电插塞与（金属硅化物所在的）源区或者漏区接触不良，增大了接触电阻，造成半导体器件性能下降。
发明内容
本发明解决的问题是提供一种导电插塞的形成方法，以提高导电插塞的导电接触性能，提高半导体器件性能。
为解决上述问题，本发明提供一种导电插塞的形成方法，包括：
提供半导体衬底，所述半导体衬底上具有鳍式场效应晶体管、刻蚀停止层和层间介质层，所述刻蚀停止层覆盖所述鳍式场效应晶体管，所述层间介质层覆盖所述刻蚀停止层；
在所述层间介质层中形成第一接触孔，所述第一接触孔暴露所述鳍式场效应晶体管的重掺杂区；
在所述第一接触孔中形成有机填充层，所述有机填充层同时覆盖所述层间介质层；
在所述有机填充层上形成图案化的掩膜层，所述掩膜层具有位于所述鳍式场效应晶体管栅区上方的第一开口，所述第一开口同时部分位于所述重掺杂区上方；
采用第一各向异性刻蚀工艺和第二各向异性刻蚀工艺沿所述第一开口蚀刻所述填充层，直至形成暴露所述层间介质层的凹槽，所述第一各向异性刻蚀工艺采用的反应气体包括CO2，所述第二各向异性刻蚀工艺采用的反应气体包括N2和H2。
可选的，所述第一各向异性刻蚀工艺采用的反应气体流量范围为100sccm～2000sccm，采用的压强范围为5mTorr～200mTorr，采用的功率范围为100w～3000w。
可选的，所述第二各向异性刻蚀工艺采用的反应气体流量范围为100sccm～2000sccm，功率范围为100w～3000w。
可选的，所述半导体衬底还包括浅沟槽隔离结构，所述鳍式场效应晶体管的栅区至少部分位于所述浅沟槽隔离结构上。
可选的，在形成所述第一接触孔之后，且在形成所述有机填充层之前，所述形成方法还包括：沿所述第一接触孔在所述重掺杂区表面形成金属硅化物。
可选的，在形成所述有机填充层之后，且在形成所述掩膜层之前，所述形成方法还包括：在所述有机填充层上含硅底部抗反射层，所述掩膜层形成在所述硅底部抗反射层上。
可选的，所述形成方法还包括：
沿所述凹槽蚀刻所述层间介质层和所述有机填充层，直至形成暴露所述刻蚀停止层的沟槽；
沿所述沟槽蚀刻所述刻蚀停止层直至形成暴露所述鳍式场效应晶体管栅区的第二接触孔；
去除所述有机填充层；
采用导电材料填充所述第一接触孔和所述第二接触孔。
可选的，沿所述凹槽蚀刻所述层间介质层和所述有机填充层包括：
采用第三各向异性刻蚀工艺蚀刻所述层间介质层和所述有机填充层直至所述层间介质层的厚度剩余一半；
采用第四各向异性刻蚀工艺蚀刻剩余厚度的所述层间介质层。
可选的，所述第三各向异性刻蚀工艺采用的反应气体包括CF4。
可选的，所述第四各向异性刻蚀工艺采用的反应气体包括C4F6，或者包括N2和CO。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，提供具有鳍式场效应晶体管、刻蚀停止层和层间介质层的半导体衬底，所述刻蚀停止层覆盖所述鳍式场效应晶体管，所述层间介质层覆盖所述刻蚀停止层；在所述层间介质层中形成第一接触孔，所述第一接触孔暴露所述鳍式场效应晶体管的重掺杂区；在所述第一接触孔中形成有机填充层，所述有机填充层同时覆盖所述层间介质层；采用第一各向异性刻蚀工艺和第二各向异性刻蚀工艺蚀刻所述填充层，直至形成暴露所述层间介质层的凹槽，所述第一各向异性刻蚀工艺采用的反应气体包括CO2，所述第二各向异性刻蚀工艺采用的反应气体包括N2和H2。第一各向异性刻蚀工艺采用的反应气体包括CO2，其对有机填充层的蚀刻速度较快，因此，可以缩短工艺时间，第二各向异性刻蚀工艺采用的反应气体包括N2和H2，其对有机填充层的蚀刻较为缓和，因此，可以及时停止蚀刻工艺，防止凹槽底部的有机填充层表面和层间介质层表面出现较大的高度差，从而保证在蚀刻刻蚀停止层时，有机填充层始终保护鳍式场效应晶体管的重掺杂区，进而使得最终形成的导电插塞与重掺杂区接触良好，提高半导体器件的性能。
进一步，采用第三各向异性刻蚀工艺蚀刻层间介质层和有机填充层直至层间介质层的厚度剩余一半。第三各向异性刻蚀工艺采用的反应气体包括CF4，CF4对有机填充层和层间介质层的蚀刻速度较快，因此，可以缩短工艺时间。
进一步，采用第四各向异性刻蚀工艺继续蚀刻剩余厚度的层间介质层，直至暴露刻蚀停止层。第四各向异性刻蚀工艺采用的反应气体包括C4F6，或者包括N2和CO，这些反应气体对有机填充层的蚀刻较为缓和，因此，可以减慢对有机填充层的蚀刻，从而使层间介质层先被去除，以暴露位于栅区上方的（至少部分）刻蚀停止层。
附图说明
图1至图4为现有导电插塞的形成方法各步骤对应剖面结构示意图；
图5至图13为本发明导电插塞的形成方法实施例各步骤对应剖面结构示意图。
具体实施方式
请参考图1，现有导电插塞的形成方法首先提供半导体衬底100，半导体衬底100上具有鳍式场效应晶体管（未标注）、刻蚀停止层120和层间介质层130，刻蚀停止层120覆盖鳍式场效应晶体管，层间介质层130覆盖刻蚀停止层120，鳍式场效应晶体管具有重掺杂区（源区或漏区）111和栅区112，重掺杂区111制作为应力结构，本实施例中，鳍式场效应晶体管为P型鳍式场效应晶体管（PFET），因此，应力结构为六西格玛锗硅结构。半导体衬底100还包括浅沟槽隔离结构101，由于鳍式场效应晶体管通常为多栅或者或半环栅，因此鳍式场效应晶体管的栅区112至少部分位于浅沟槽隔离结构101上。
请参考图2，在层间介质层中形成接触孔102，接触孔102暴露鳍式场效应晶体管的重掺杂区111。在形成接触孔102后，可沿接触孔102在重掺杂区111表面形成金属硅化物113。
请参考图3，在图2所示接触孔102中形成有机填充层140，有机填充层140同时覆盖层间介质层130。
请参考图4，形成暴露层间介质层130的凹槽（未标注），其中的一个凹槽中，其底部部分位于鳍式场效应晶体管重掺杂区111上方，即其中一个凹槽的底部暴露填充接触孔102的部分有机填充层140。
现有方法中，由于形成凹槽通常采用一步蚀刻直接形成，并且相应的刻蚀工艺对有机填充层140刻蚀速率较快，而对层间介质层130基本没有蚀刻，造成凹槽底部的有机填充层140的表面低于凹槽底部层间介质层130表面，即凹槽底部有机填充层140表面和层间介质层130表面存在高度差，如图4中结构X所示。并且为了保证层间介质层130被暴露，通常需要进行一定程度的过刻蚀，进一步加剧了这种高度差。这种高度差会影响后续的蚀刻，最终导致在沿凹槽向下蚀刻层间介质层130和刻蚀停止层120时，位于重掺杂区111上的有机填充层140被同时全部去除，因此有机填充层140无法保护鳍式场效应晶体管的重掺杂区111，导致金属硅化物113在蚀刻刻蚀停止层120时遭到破坏，最终造成所形成的导电插塞（未示出）与重掺杂区111接触不良，降低半导体器件的性能。
为此，本发明提供一种导电插塞的形成方法，所述形成方法提供半导体衬底，所述半导体衬底上具有鳍式场效应晶体管、刻蚀停止层和层间介质层，所述刻蚀停止层覆盖所述鳍式场效应晶体管，所述层间介质层覆盖所述刻蚀停止层；在所述层间介质层中形成第一接触孔，所述第一接触孔暴露所述鳍式场效应晶体管的重掺杂区；在所述第一接触孔中形成有机填充层，所述有机填充层同时覆盖所述层间介质层；在所述有机填充层上形成图案化的掩膜层，所述掩膜层具有位于所述鳍式场效应晶体管栅区上方的第一开口，所述第一开口同时部分位于所述重掺杂区上方；采用第一各向异性刻蚀工艺和第二各向异性刻蚀工艺沿所述第一开口蚀刻所述填充层，直至形成暴露所述层间介质层的凹槽，所述第一各向异性刻蚀工艺采用的反应气体包括CO2，所述第二各向异性刻蚀工艺采用的反应气体包括N2和H2。
所述形成方法中，第一各向异性刻蚀工艺采用的反应气体包括CO2，其对有机填充层的蚀刻速度较快，因此，可以缩短工艺时间，第二各向异性刻蚀工艺采用的反应气体包括N2和H2，其对有机填充层的蚀刻较为缓和，因此，可以及时停止蚀刻工艺，防止凹槽底部的有机填充层表面和层间介质层表面出现较大的高度差，从而保证在蚀刻刻蚀停止层时，有机填充层始终保护鳍式场效应晶体管的重掺杂区，进而使得最终形成的导电插塞与重掺杂区接触良好，提高半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例提供一种导电插塞的形成方法，请结合参考图5至图13。
请参考图5，所述导电插塞的形成方法首先提供半导体衬底200。半导体衬底200上具有鳍式场效应晶体管（未标注）、刻蚀停止层220和层间介质层230。刻蚀停止层220覆盖鳍式场效应晶体管，层间介质层230覆盖刻蚀停止层220。鳍式场效应晶体管具有重掺杂区211（源区或漏区）211和栅区212。半导体衬底200还包括浅沟槽隔离结构201。由于鳍式场效应晶体管通常为多栅或者或半环栅，因此鳍式场效应晶体管的栅区212至少部分位于浅沟槽隔离结构201上。
本实施例中，半导体衬底200的材料既可以为单晶硅，也可以是硅锗化合物或是绝缘体上硅（Silicon On Insulator，SOI）等，本实施例以单晶硅为例。
本实施例中，，重掺杂区211制作有应力结构，并且鳍式场效应晶体管为P型鳍式场效应晶体管（PFET），因此，应力结构为六西格玛锗硅结构。需要说明的是，在本发明的其它实施例中，鳍式场效应晶体管可以为N型鳍式场效应晶体管（NFET），此时，重掺杂区211中的应力结构可以为碳化硅应力结构，当然，也可以不设置应力结构。
本实施例中，刻蚀停止层220的材料可以为氮化硅或者碳氮化硅等，可以采用原子层沉积法形成。在刻蚀停止层220的形成过程中，还可以通过退火进一步为P型鳍式场效应晶体管提供压缩应力。
本实施例中，层间介质层230的材料可以为二氧化硅，可以采用化学气相沉积法形成。
请参考图6，在层间介质层230中形成第一接触孔202，第一接触孔202暴露鳍式场效应晶体管的重掺杂区211。
本实施例中，形成第一接触孔202的过程可以为，在层间介质层230上形成底部抗反射层和图案化的光刻胶层，以图案化的光刻胶层为掩模，蚀刻底部抗反射层和层间介质层230，直至形成第一接触孔202。
请继续参考图6，在形成第一接触孔202之后，可沿第一接触孔202在重掺杂区211表面形成金属硅化物213。
本实施例中，形成金属硅化物213的具体工艺过程为本领域技术人员所熟知的技术，在此不再赘述。
请参考图7，在第一接触孔202中形成有机填充层240，有机填充层240同时覆盖层间介质层230。
本实施例中，有机填充层240的具体材料可以为，有机填充层240可以采用旋涂方法形成。有机填充层240位于层间介质层上的厚度范围为
请继续参考图7，在有机填充层240上形成含硅底部抗反射层250。
本实施例中，含硅底部抗反射层250的厚度范围可以为含硅底部抗反射层250可以使后续对层间介质层230和有机填充层240进行蚀刻时，所获得的图案更加精细。
请继续参考图7，在含硅底部抗反射层250上形成图案化的掩膜层260，掩膜层260具有位于鳍式场效应晶体管栅区212上方的第一开口261和第一开口262，其中，第一开口261位于鳍式场效应晶体管其中一个栅区212上方，而第一开口262同时部分位于鳍式场效应晶体管其中一个栅区212和一个重掺杂区211上方。
本实施例中，掩膜层260可以为光刻胶，其厚度范围可以为可通过曝光显影工艺形成第一开口261和第一开口262。
请参考图8，采用第一各向异性刻蚀工艺和第二各向异性刻蚀工艺沿图7中的第一开口261和第一开口262蚀刻有机填充层240，直至形成暴露层间介质层230的凹槽241和凹槽242。其中，第一各向异性刻蚀工艺采用的反应气体包括CO2，第二各向异性刻蚀工艺采用的反应气体包括N2和H2。
本实施例中，由于第一开口262同时部分位于重掺杂区211上方（且部分位于栅区212上方），因此，凹槽242底部既部分位于层间介质层230表面，又部分位于填充图6中第一接触孔202的有机填充层240上。第一各向异性刻蚀工艺采用的反应气体包括CO2，其对有机填充层240的蚀刻速度较快，因此，可以缩短工艺时间，第二各向异性刻蚀工艺采用的反应气体包括N2和H2，其对有机填充层240的蚀刻较为缓和，因此，可以及时停止蚀刻工艺，防止凹槽242底部的有机填充层240表面和层间介质层230表面出现较大的高度差，如图8中结构Y所示。对比现有方法中的结构X，本实施例可以将此高度差从现有的减小到本实施例的以下。
本实施例中，第一各向异性刻蚀工艺采用的反应气体（CO2）流量范围为100sccm～2000sccm，在此流量范围内，第一各向异性刻蚀工艺会对有机填充层240进行快速蚀刻，有利于节省工艺时间。
本实施例中，第一各向异性刻蚀工艺采用的压强范围可以为5mTorr～200mTorr，采用的功率范围可以为100w～3000w。
本实施例中，第一各向异性刻蚀工艺可进行到蚀刻掉约80%厚度的有机填充层240（此处特指位于层间介质层230上的有机填充层240），然后进行第二各向异性刻蚀工艺。
本实施例中，第二各向异性刻蚀工艺采用的反应气体流量范围可以为100sccm～2000sccm，功率范围可以为100w～3000w。第二各向异性刻蚀工艺采用的反应气体为N2和H2，其对有机填充层240的蚀刻较为缓和，防止有机填充层240表面和层间介质层230表面出现较大的高度差，但如果一开始就采用N2和H2进行蚀刻，就会导致生产效率过低。
本实施例所提供的导电插塞的形成方法减小了凹槽242底部中有机填充层240表面和层间介质层230表面的高度差，从而保证在后续蚀刻刻蚀停止层220时，有机填充层240还有剩余，因此有机填充层240始终保护鳍式场效应晶体管的重掺杂区211（及其表面的金属硅化物213），进而使得最终形成的导电插塞与重掺杂区211接触良好，提高半导体器件的性能。
请结合参考图9和图10，本实施例所提供的导电插塞的形成方法还可以包括：沿凹槽241和凹槽242蚀刻层间介质层230和有机填充层240，直至形成暴露刻蚀停止层220的沟槽231b和沟槽232b。具体的，蚀刻层间介质层230和有机填充层240的过程包括两个步骤。
步骤一，请参考图9，采用第三各向异性刻蚀工艺蚀刻层间介质层230和有机填充层240直至层间介质层230的厚度剩余一半。在去除一半厚度的层间介质层230的同时，含硅底部抗反射层250和掩膜层260同时被完全蚀刻去除。此时形成了沟槽231a和沟槽232a。
本实施例中，第三各向异性刻蚀工艺采用的反应气体包括CF4，CF4对有机填充层240和层间介质层的蚀刻速度较快，因此，可以缩短工艺时间。
步骤二，请参考图10，采用第四各向异性刻蚀工艺沿沟槽231a和沟槽232a蚀刻剩余厚度的层间介质层230，直至形成沟槽231b和沟槽232b，沟槽231b和沟槽232b的底部暴露刻蚀停止层。
本实施例中，第四各向异性刻蚀工艺采用的反应气体包括C4F6，或者包括N2和CO，这些反应气体对有机填充层240的蚀刻较为缓和，因此，可以减慢对有机填充层240的蚀刻，从而使层间介质层230先被去除，以暴露位于栅区212上方的（至少部分）刻蚀停止层220。即此时，剩余有机填充层240的表面高于刻蚀停止层220的表面，如图10中结构Z所示。
请参考图11，本实施例所提供的导电插塞的形成方法还可以包括：沿图10中的沟槽231b和沟槽232b蚀刻刻蚀停止层220，直至形成暴露鳍式场效应晶体管栅区212的第二接触孔203和第二接触孔204。
本实施例中，由于图10中剩余有机填充层240的表面高于刻蚀停止层220的表面，因此，有机填充层240始终保护鳍式场效应晶体管的重掺杂区211，进而保证最终形成的导电插塞与重掺杂区211接触良好，提高半导体器件的性能。
请参考图12，本实施例所提供的导电插塞的形成方法还可以包括：去除有机填充层240。
本实施例中，可以采用灰化方法去除有机填充层240。并且，由于经过去除有机填充层240，图6中的其中一个第一接触孔202变成第二接触孔204的其中一部分，因此，此时半导体衬底上具有一个第一接触孔202、第二接触孔203和第二接触孔204。
请参考图13，本实施例所提供的导电插塞的形成方法还可以包括：采用导电材料填充第一接触孔202、第二接触孔203和第二接触孔204。
本实施例中，所述导电材料可以为钨、铜或者铝，导电材料填充第一接触孔202、第二接触孔203和第二接触孔204之后，即形成导电插塞205。需要说明的是，虽然没有显示，但是在采用导电材料填充第一接触孔202和第二接触孔后，通常进行平坦化以使得导电插塞205表面平坦。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种导电插塞的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上具有鳍式场效应晶体管、刻蚀停止层和层间介质层，所述刻蚀停止层覆盖所述鳍式场效应晶体管，所述层间介质层覆盖所述刻蚀停止层；
在所述层间介质层中形成第一接触孔，所述第一接触孔暴露所述鳍式场效应晶体管的重掺杂区；
在所述第一接触孔中形成有机填充层，所述有机填充层同时覆盖所述层间介质层；
在所述有机填充层上形成图案化的掩膜层，所述掩膜层具有位于所述鳍式场效应晶体管栅区上方的第一开口，所述第一开口同时部分位于所述重掺杂区上方；
采用第一各向异性刻蚀工艺和第二各向异性刻蚀工艺沿所述第一开口蚀刻所述填充层，直至形成暴露所述层间介质层的凹槽，所述第一各向异性刻蚀工艺采用的反应气体包括CO2，所述第二各向异性刻蚀工艺采用的反应气体包括N2和H2。
2.如权利要求1所述的导电插塞的形成方法，其特征在于，所述第一各向异性刻蚀工艺采用的反应气体流量范围为100sccm～2000sccm，采用的压强范围为5mTorr～200mTorr，采用的功率范围为100w～3000w。
3.如权利要求1所述的导电插塞的形成方法，其特征在于，所述第二各向异性刻蚀工艺采用的反应气体流量范围为100sccm～2000sccm，功率范围为100w～3000w。
4.如权利要求1所述的导电插塞的形成方法，其特征在于，所述半导体衬底还包括浅沟槽隔离结构，所述鳍式场效应晶体管的栅区至少部分位于所述浅沟槽隔离结构上。
5.如权利要求1所述的导电插塞的形成方法，其特征在于，在形成所述第一接触孔之后，且在形成所述有机填充层之前，所述形成方法还包括：沿所述第一接触孔在所述重掺杂区表面形成金属硅化物。
6.如权利要求1所述的导电插塞的形成方法，其特征在于，在形成所述有机填充层之后，且在形成所述掩膜层之前，所述形成方法还包括：在所述有机填充层上含硅底部抗反射层，所述掩膜层形成在所述硅底部抗反射层上。
7.如权利要求1所述的导电插塞的形成方法，其特征在于，还包括：
沿所述凹槽蚀刻所述层间介质层和所述有机填充层，直至形成暴露所述刻蚀停止层的沟槽；
沿所述沟槽蚀刻所述刻蚀停止层直至形成暴露所述鳍式场效应晶体管栅区的第二接触孔；
去除所述有机填充层；
采用导电材料填充所述第一接触孔和所述第二接触孔。
8.如权利要求1所述的导电插塞的形成方法，其特征在于，沿所述凹槽蚀刻所述层间介质层和所述有机填充层包括：
采用第三各向异性刻蚀工艺蚀刻所述层间介质层和所述有机填充层直至所述层间介质层的厚度剩余一半；
采用第四各向异性刻蚀工艺蚀刻剩余厚度的所述层间介质层。
9.如权利要求1所述的导电插塞的形成方法，其特征在于，所述第三各向异性刻蚀工艺采用的反应气体包括CF4。
10.如权利要求1所述的导电插塞的形成方法，其特征在于，所述第四各向异性刻蚀工艺采用的反应气体包括C4F6，或者包括N2和CO。
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