CN104731742A

CN104731742A - 具有改进的转变速度的总线驱动器电路

Info

Publication number: CN104731742A
Application number: CN201410790738.2A
Authority: CN
Inventors: D·梅茨纳; P·威德林; D·阿斯特罗姆
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2013-12-18
Filing date: 2014-12-17
Publication date: 2015-06-24
Anticipated expiration: 2034-12-17
Also published as: US20150169488A1; DE102014118156B4; DE102014118156A1; CN104731742B; US9495317B2

Abstract

本发明涉及具有改进的转变速度的总线驱动器电路，该总线驱动器电路可以包括第一电路节点和第二电路节点，其中第一电路节点可操作地耦合到总线线路，引起第一电路节点和第二电路节点之间的总线电容。开关电路被耦合到第一电路节点并且被配置为将输出电压施加在第一电路节点和第二电路节点之间。因此，当控制信号指示显性状态时，总线电容被充电。放电电路包括至少一个电阻器。放电电路耦合在第一电路节点和第二电路节点之间并且被配置为当控制信号指示隐性状态时允许总线电容经由电阻器放电。开关电路还被配置为提供暂时电流路径，用于在从显性状态到隐性状态的转变时段期间对总线电容放电。

Description

具有改进的转变速度的总线驱动器电路

技术领域

本说明书涉及数据总线领域，具体涉及用于将数据总线的一个或者多个总线线路驱动到特定状态的总线节点以及总线驱动器电路。

背景技术

数据总线被广泛用于允许两个以上经常被称为总线节点的电子器件之间的数字通信。术语“总线”通常表示包含总线硬件规范以及总线节点通信所根据的通信协议的通信系统。为了允许多种类用户使用特定总线，经常将数据总线标准化，其中不同的总线标准在不同的工业领域中占优势。例如，在汽车工业中，一般使用CAN(控制器局域网络)、LIN(本地交换网络)、以及FlexRay。在消费电子领域，广泛使用USB(通用串行总线)。

总线节点(即连接到总线的电子器件)通常包括总线接口，该总线接口可以是根据适当总线标准完成来自或者到达总线的数据的实际发送和接收的电子电路。总线驱动器电路用于在物理层级(例如著名的OSI模型的第一层)上实施数据发送。例如，驱动器电路必须在物理连接处向一个或者多个总线线路提供经定义的状态。例如，总线驱动器生成经定义的第一电压电平(例如0V)以向总线传递二进制“0”以及经定义的第二电压电平(例如12V)以向总线传递二进制“1”。总线驱动器通常被设计为提供至少一个“高阻”状态以避免当不同总线节点在其总线接口处生成冲突的电压电平时的问题。有时使用三态总线驱动器。然而，普通的标准化数据总线仅使用两个状态(以表示二进制“0”和“1”)，其中在一个状态(例如二进制“1”)下电压电平(例如12V)经由电阻器施加到一个或者多个总线线路。该状态通常被称为“隐性”或者“空闲”。另一状态(例如二进制“0”)被称为“显性”或者“活动”；在该状态下，电压电平(例如0V)经由低电阻电流路径(例如闭合的半导体开关)施加到总线线路。假如一个总线节点通过将总线线路上的电压电平强制到0V以生成“显性”(“活动”)状态，则生成“隐性”(“空闲”)状态的所有其它总线节点都被无视。它们的输出被所述电阻器保护。

在所有总线系统中，总线节点(即其总线驱动器电路)必须提供空闲/隐性状态以及活动/显性状态以允许无冲突通信。例如，在LIN或者CAN系统中，隐性状态表示二进制“1”，其中显性状态表示二进制“0”。在FlexRay或者USB系统中，隐性状态通常被称为“空闲”并且表示没有通信的时段。虽然此空闲状态与数据比特不相关联(在“0”和“1”两者都是活动状态的FlexRay和USB系统中)，但是在相应的标准中，到空闲状态的转变是特定的。例如，转变必须遵守标准中特别规定的时序需求。

总线驱动器电路通常包括一个或者多个半导体开关，该半导体开关被配置为(经由电阻器或者直接)与具有电源电势或者接地电势的一个或者多个总线接线连接或者断开。然而，一个或者多个总线线路也可以具有不可忽略的电阻以及尤其具有不可忽略的电容，这对活动状态和空闲状态之间的开关时间有影响。因此开关时间不但取决于驱动器电路的特性而且取决于连接的一个或者多个总线线路的属性。当期望高数据速率时，到空闲状态的缓慢转变是个问题。因此，需要改进的总线驱动器和总线节点。

发明内容

本文公开了一种总线驱动器电路。根据本发明的一个方面，驱动器电路包括第一电路节点和第二电路节点，其中第一电路节点可操作地耦合到总线线路，引起第一电路节点和第二电路节点之间的总线电容。开关电路被耦合到第一电路节点并且被配置为在第一电路节点和第二电路节点之间施加输出电压。因此，当控制信号指示显性状态时，总线电容被充电。放电电路包括至少一个电阻器。放电电路被耦合在第一电路节点和第二电路节点之间并且被配置为当控制信号指示隐性状态时，允许总线电容经由电阻器放电。开关电路进一步被配置为，除了提供放电电路之外，在从显性状态到隐性状态的转变时段期间提供用于对总线电容放电的暂时电流路径。

附图说明

参照以下附图和描述可以更好地理解本发明。图中的部件不必须按比例示出，而是将重点放在说明本发明的原理上。此外，在图中，相似参考标号指定对应部分。在附图中：

图1A是用于LIN总线系统的示例性简化总线驱动器电路；

图1B是用于CAN总线系统的示例性简化总线驱动器电路；

图1C是用于FlexRay总线系统的示例性简化总线驱动器电路；

图2A包括示出在LIN总线上从显性状态到隐性状态以及从隐性状态到显性状态的转变的时序图；

图2B包括示出在CAN总线上从显性状态到隐性状态以及从隐性状态到显性状态的转变的时序图；

图2C包括示出在FlexRay总线上不同活动状态之间并且从显性状态到隐性状态的转变的时序图；

图3A是示出根据第一实施例的LIN总线驱动器的电路图；

图3B包括示出图3A中电路的操作的时序图；

图4A是示出根据第一实施例的CAN总线驱动器的电路图；

图4B包括示出图4A中电路的操作的时序图；

图5是根据另一实施例的FlexRay总线驱动器的电路图；

图6包括示出图5中的电路的功能的时序图；

图7是根据又一实施例的CAN总线驱动器的电路图；

图8包括示出图7中的电路的功能的时序图。

具体实施方式

图1示出了耦合到对应总线线路的总线驱动器电路的不同示例。图1A是LIN总线驱动器，图1B是CAN总线驱动器，而图1C是FlexRay总线驱动器。图1A中的LIN总线驱动器基本上包括晶体管T₁以及电阻器R_O(输出电阻器)。晶体管T₁的负载电流路径(例如MOSFET情形下的漏-源路径)和电阻器R_O串联耦合。晶体管T₁的负载电流路径连接在电路节点GND和连接到总线线路的输出电路节点LIN之间，其中GND是参考电势(例如接地电势)。电阻器R_O作为上拉电阻操作并且连接在输出电路节点LIN和电源节点SUP之间，其中在电源节点处施加电源电压V_DD。二极管(未示出)或者其它电路装置可以串联连接到输出电路节点LIN和电源节点SUP之间的电阻器。总线线路具有由图1A中所示的电容器C_BUS表示的(寄生)电容。使用栅极驱动器电路X₁驱动控制电极(例如MOSFET情形下的栅电极)，以便根据二进制控制信号开启和关断晶体管，其中栅极驱动器电路被配置为将二进制(开/关)控制信号转换为适当的栅极信号。

如图1A所示，存在于总线线路上的电压电平V_BUS(相对于参考电势)或者近似为0V(即当忽略开启的晶体管T₁两端的电压降时的参考电势)或者等于电源电压V_DD(例如12V)。当开启时，晶体管T₁通过在输出电路节点LIN和参考电势(接地节点GND)之间提供低电阻电流路径，将总线电压V_BUS有效地拉到接地电势(0V)。因此，约为0V的总线电压V_BUS是与“0”比特关联的显性状态。目前的LIN标准要求低于电源电压的20％的总线电压电平来传信“0”比特并且要求高于电源电压V_DD的80％的总线电压来传信“1”比特。当晶体管T₁关断时，总线电压V_BUS被电阻器R_O拉高到电源电压V_DD。此状态(其中总线驱动器具有高输出阻抗)是隐性状态。总线驱动器的输出水平可以被其它总线节点无视。

图2A包括用于二进制控制信号S_TX以及所得到的总线电压V_BUS的时序图。在时间点t₀处，控制信号从高电平(二进制“1”)改变到低电平(二进制“0”)。栅极驱动器生成栅极信号以开启晶体管T₁并且，因此，总线驱动器V_BUS迅速下降到近似0V(参考电势)。总线电压的下降时间基本上由晶体管T₁的开关时间确定。在时间点t₁处，控制信号恢复到高电平并且栅极驱动器生成栅极信号以关断晶体管T₁。因此，总线电压V_BUS上升到近似V_DD(电源电压)。上升时间主要由电阻器R_O的电阻以及必须经由电阻器R_O充电的电容C_BUS确定。根据实际实施，总线电容C_BUS可以促成(寄生)谐振电路并且可能出现瞬时振荡(嗡鸣(ringing))(见图2A中的虚线)。从显性状态(低电平)到隐性状态(高电平)的转变时间主要由外部参数确定并且独立于晶体管T₀的开关时间。

图1B中的CAN总线驱动器类似于图1A中的LIN总线驱动器操作。然而，在CAN系统中总线电压是差分信号。因此，使用连接到CAN总线驱动器的输出节点CANH和CANL的两个总线线路(其中不需要地线)。总线驱动器电路基本上包括两个晶体管T₁和T₂以及电阻器R_o(输出电阻器)。电阻器R_O连接在输出节点CANL和CANH之间。晶体管T₁的负载电流路径连接在接地端子GND(参考电势)和输出端子CANL之间，而晶体管T₂的负载电流路径连接在输出端子CANH和电源电路节点之间，在该电源电路节点处施加电源电压V_DD。二极管(未示出)或者其它电路装置可以串联连接到输出电路节点LIN和电源节点SUP之间的电阻器。总线线路具有由图1B中的电容器C_BUS表示的(寄生)电容。

使用栅极驱动器电路X₁和X₂驱动控制电极(例如MOSFETs情形下的栅电极)，该栅极驱动器电路X₁和X₂被配置为将二进制(开/关)控制信号转换成适当的栅极信号，从而根据二进制控制信号分别开启和关断晶体管T₁和T₂。备选地，根据实际实施，可以将普通的栅极驱动器电路用于晶体管T₁和T₂两者。如图1B所示，存在于总线线路之间的(差分)电压或者(当晶体管T₁和T₂两者均关断时)近似0V或者(当晶体管T₁和T₂两者均开启时)等于电源电压V_DD(例如12V)。晶体管T₁和T₂两者同步开关。

当开启时，晶体管T₁通过在输出电路节点CANH和施加有电源电压V_DD的电路节点之间提供低电阻电流路径，将输出节点CANH的电势有效地拉到电源电势V_DD。此外，当开启时，晶体管T₂通过在输出电路节点CANL和处于参考电势的接地节点之间提供低电阻电流路径，将输出节点CANL的电势有效地拉到参考电势。结果，总线电压V_BUS近似等于电源电压V_DD。此状态是显性状态并且表示二进制“1”。当晶体管T₁和T₂关断时，总线输出节点CANL和总线输出节点CANH分别从接地节点GND和电源电路节点(V_DD)隔离，并且电容C_BUS经由电阻器R_O放电。在稳定状态下，电容C_BUS放电，导致总线电压V_BUS为0V。此状态是隐性状态并且表示二进制“0”。

图2B包括用于二进制控制信号S_TX以及所得到的总线电压V_BUS的时序图。在时间点t₀处，控制信号从高电平(二进制“1”)改变到底电平(二进制“0”)。栅极驱动器生成栅极信号以开启晶体管T₁和T₂并且，因此，总线电压V_BUS迅速上升到(近似)电源电压V_DD。总线电压V_BUS的上升时间基本上由晶体管T₁和T₂的开关时间确定。在时间点t₁处，控制信号S_TX恢复到高电平，并且栅极驱动器生成栅极信号以关断晶体管T₁和T₂。因此，总线电压V_BUS下降到近似0V(参考电压)。下降时间主要由电阻器R_O的电阻以及必须经由电阻器R_O放电的电容C_BUS确定。根据实际实施，总线电容C_BUS可能促成(寄生)谐振电路并且可能出现瞬时振荡(嗡鸣)(见图2B中的虚线)。从显性状态(控制信号S_TX的低电平)到隐性状态(控制信号S_TX的高电平)的转变时间主要由外部参数确定并且独立于晶体管T₁和T₂的开关时间。

图1C中的FlexRay总线驱动器类似于图1B中的CAN总线驱动器来操作。在FlexRay系统中，总线电压V_BUS是差分信号。与图1B中的CAN总线驱动器不同，FlexRay总线驱动器实施为由四个晶体管T₁、T₂、T₃和T₄形成的晶体管H桥。第一晶体管半桥由晶体管T₁和T₂形成，其中两个晶体管的共用电路节点形成第一输出节点BP。第二晶体管半桥由晶体管T₃和T₄形成，其中两个晶体管的共用电路节点形成第二输出节点BM。两个半桥都连接在电源端和接地端GND之间，其中电源端供应有电源电压V_DD。晶体管T₂和T₄是高侧开关而晶体管T₁和T₃是低侧开关。两个输出节点BP和BM经由输出电阻R_O连接。当晶体管T₁到T₄全部关断时，总线驱动器处于空闲(隐性)状态。在第一活动(显性)状态下，在其它两个晶体管关断时，低侧晶体管T₁和高侧晶体管T₄开启。结果，总线电压V_BUS为正并且(近似)等于电源电压+V_DD。在第二活动(显性)状态下，在其它两个晶体管关断时，低侧晶体管T₃和高侧晶体管T₂开启。结果，总线电压V_BUS为负并且(近似)等于反向电压-V_DD。第一活动状态表示二进制“1”，而第二活动状态表示二进制“0”。

两个总线线路连接到输出节点BP和BM。总线线路具有由电容器C_BUS(类似于图1B但是未在图1C中示出)表示的(寄生)电容。在本示例中，X₁到X₄四个栅极驱动器电路分别与T₁到T₄四个晶体管相关。每个栅极驱动器电路均接收控制信号S_TX(或者其反向版本)。栅极驱动器电路的每个输入均可以是空的(例如通过使用图2C中所示的使能信号S_EN)。图2C示出了控制信号S_TX和使能信号S_EN的时序图。在使能信号S_EN处于高电平时，所有晶体管T₁到T₄关断并且跨输出电阻器R_O的总线电压V_BUS为零。因此，总线驱动器处于空闲(隐性)状态。当使能信号S_EN改变到低电平时，总线驱动器改变到活动(显性)状态。根据控制信号S_TX的数值，或者晶体管T₂和T₃开启(在T₁和T₄关断时)或者晶体管T₁和T₄开启(在T₂和T₃关断时)。

当从一个活动状态改变到另一活动状态(例如在S_EN为“0”时并且当S_TX从“0”改变到“1”时(或者当S_TX从“1”改变到“0”时))，转变时间主要取决于晶体管H桥的开关时间。然而，当从活动状态改变到空闲状态时(见图2C中的时间点t₁)，总线电容经由输出电阻器放电。该转变比较缓慢并且独立于H桥的开关时间。根据实际实施，总线电容C_BUS可能促成(寄生)谐振电路并且类似于前述示例(LIN总线和CAN总线)，可能出现瞬时振荡(嗡鸣)(见图2C中的虚线)。

已经描述了能够根据不同总线标准(LIN、CAN、FlexRay)操作的不同总线驱动器电路，总结了这些总线驱动器电路的一些总体方面。总线驱动电路具有(至少)两个电路节点。两个电路节点中的第一电路节点(例如图1A中的输出节点LIN、图1B中的输出节点CANL、以及图1C中的输出节点BP)被配置为耦合到总线线路(例如LIN总线线路)。总线线路引起第一电路节点和第二电路节点(例如图1A中的电源节点SUP、图1B中的输出节点CANH、以及图1C中的输出节点BM)之间的总线电容C_BUS。应该注意的是，在图1A中，虽然在输出节点LIN和接地节点GND之间示出了总线电容C_BUS，在输出节点LIN和电源节点SUP之间也有等效的总线电容。

总线驱动器还包括开关电路，该开关电路被耦合到第一电路节点并且被配置为将输出电压施加在第一电路节点和第二电路节点之间，从而当控制信号指示显性状态时，对总线电容C_BUS充电。在图2A(LIN)以及图2B(CAN)中，控制信号表示为S_TX并且在图2B(FlexRay)中，控制信号表示为S_EN。在图1B和图1C(CAN和FlexRay)中，输出电压表示为V_BUS。在图1A(LIN)中，第一节点(输出节点LIN)和第二节点(电源节点SUP)之间的输出电压可以是V_DD-V_BUS。此外，总线驱动器包括由至少一个电阻器R_O(以及，可选地，由其它电路部件构成)构成的放电电路。放电电路耦合在第一电路节点和第二电路节点之间并且被配置为当控制信号指示隐性状态时，允许总线电容C_BUS经由电阻器R_O放电。放电电路(或者放电电路的部分)可以用作电端子(总线端子)。在本示例中，电阻器R_O还可以被视作总线端子电阻器。

换句话说，总线驱动器具有两个电路节点，在显性(活动)状态下，在这两个电路节点之间，使用开关电路施加经定义的输出电压。结果，两个电路节点之间的(寄生)电容被充电。在隐性(空闲)状态下，开关电路不有效地在两个电路节点之间施加输出电压，并且因此，上述电容可以经由放电电路(例如电阻器R_O，见图1A至图1C)放电。作为进一步的一般陈述，需要注意的是，从显性状态到隐性状态的转变时间主要由总线电容以及放电网络的参数确定而不是由开关电路的特性确定。

总线电容以及输出电阻器R_O的电阻是给定的(例如由标准中的定义)并且不能轻易改变的参数。因此，从显性(活动)状态到隐性(空闲)状态的转变时间取决于，例如，总线线路的长度和类型并且该长度和类型也因此限制数据速率，其中数据速率可以用特定的总线配置实现。具体而言，对于长的总线线路，到隐性(空闲)状态的转变时间会比较长。

为了改进转变时间，开关电路被进一步配置为提供(除了放电电路之外)用于对总线电容放电的暂时电流路径，其中暂时应该被理解为在从显性状态到隐性状态的转变时段期间。在转变时段之后(最迟)，暂时电流路径断开，使得仅放电电路是有效的。例如，开关电路可以包括附加晶体管，该附加晶体管提供用于对总线电容放电的附加电流路径(除了放电电路之外)。附加电流路径导致总线电容的更快放电并且因此导致更短的转变时段。

图3A示出了在LIN总线节点中使用的改进的总线驱动器的一个示例。该电路与图1A中的电路相同。然而，其具有附加的晶体管T₂，该晶体管的负载电流路径(例如在MOSFET情形下的漏-源电流路径)并联耦合到电阻器R_O。使用来自上文讨论的一般术语，放电网络由输出电阻R_O形成而开关网络由晶体管T₁和T₂形成。通过开启(低侧)晶体管T₁(在晶体管T₂关断时)，输出节点LIN被有效地下拉到近似接地电势，从而将电源节点SUP和输出节点LIN之间的电压设置为近似等于电源电压V_DD的电压。由于电压V_DD-V_SUP被有效地施加在节点SUP和LIN之间，此状态为显性(活动)状态。为了改变到隐性(空闲)状态，晶体管T₁关断，从而输出电压未被进一步有效地施加到输出节点LIN，并且储存在总线电容中的电荷可以经由电阻器R_O放电。在此放电时段期间(转变时段)，晶体管T₂被暂时驱动到(部分地)导电状态，从而提供与电阻器R_O并联的电流路径，这显著加速了放电过程。晶体管T₂可以被视为在转变时段期间可以连续变化的可控电阻器。

图3B包括输出信号V_DD-V_BUS、栅极驱动器X₁驱动晶体管T₁所根据的二进制控制信号S_TX、以及栅极驱动器X₂驱动晶体管T₂所根据的辅助控制信号S_A的时序图。在时间点t₀处，二进制控制信号S_TX从高电平改变到低电平并且因此指示到显性状态的转变。因此，栅极驱动器X₁生成栅极信号以开启晶体管T₁，从而将电压V_DD施加在电源节点SUP和输出节点LIN之间(即电压V_DD跨电阻器R_O降低)。在时间点t₁处，二进制控制信号S_TX从低电平改变到高电平并且因此指示到隐性状态的转变。因此，栅极驱动器X₁生成栅极信号以关断晶体管T₁。结果，电容C_BUS能够经由电阻器R_O放电。在相同时间点t₁，辅助控制信号S_A从高电平改变到低电平以暂时激活(经由栅极驱动器X₂)晶体管T₂，该晶体管提供附加的电流路径，电容C_BUS可以经由该电流路径放电。在短时间区间t₂-t₁(即在时间点t₂处)后，信号S_A恢复到高电平并且晶体管T₂再次关断。电容C_BUS还可以经由电阻器R_O放电直到在时间点t₃处达到稳定状态。栅极驱动器X₂可以被配置为将晶体管驱动到中间导电状态(即经定义的电阻)而不切换到低的开启电阻。附加电流路径暂时(即在时间点t₁和t₂之间)减少有效电阻，增加用于对总线电容C_BUS放电的电流并且因此导致显著更短的从显性状态到隐性状态的转变时间(t₃-t₁)。时间区间t₂-t₁可以是固定的时段。备选地，当检测到指示隐性状态的总线电平时，时间点t₂可以由接收器电路(未在图中示出，但是存在于总线收发器电路中)触发。

图4A和图4B示出了用于CAN总线节点的改进的总线驱动器的另一示例。电路拓扑与图1C(基本FlexRay总线驱动器)中的相同，然而，在CAN操作中H桥的晶体管的驱动是不同的。此外，晶体管T₁和晶体管T₄可以具有不同数目的晶体管单元(同样见图7)。H桥由两个半桥构成，每个半桥分别由高侧晶体管T₂和T₄以及低侧晶体管T₁和T₃构成。第一半桥(T₁和T₂)的中间分接头形成第一输出节点CANL，而第二半桥(T₃和T₄)的中间分接头形成第二输出节点CANH。总线电压V_BUS是节点CANH和节点CANL之间的电压。在显性状态下，开启晶体管T₁和晶体管T₄，从而施加(近似)等于电源电压V_DD的电压作为节点CANH和CANL之间的总线电压V_BUS。在隐性状态下，所有晶体管关断T₁到T₄。T₁到T₄的每个晶体管均具有用于根据控制信号生成适当栅极信号的相应的栅极驱动器电路X₁到X₄。“主”晶体管T₁和T₄根据二进制控制信号S_TX而开关，而“辅助”晶体管T₂和T₃由辅助控制信号S_A控制。现在参照图4B中的时序图讨论总线驱动器电路的操作。

图4B包括示出了二进制控制信号S_TX和S_A、四个晶体管的负载路径的产生的电阻R_T1、R_T2、R_T3和R_T4、以及产生的差分输出电压V_BUS的示例性时序图。在时间点t₀处，二进制控制信号S_TX从高电平改变到低电平并且因此指示到显性状态的转变。因此，栅极驱动器X₁和X₄生成栅极信号以开启晶体管T₁和T₄，从而在输出节点CANH和CANL之间施加电压V_DD(即电压V_DD跨电阻器R_O降低)。在显性状态期间，晶体管T₂和T₃关断。随着总线电压V_BUS上升，电阻值R_T1和R_T4从最大值(实际上为非导电关断状态)下降到最小值(开启状态)。

在时间点t₁处，二进制控制信号S_TX从低电平改变到高电平并且因此指示到隐性状态的转变。因此，栅极驱动器X₁和X₄生成栅极信号以关断晶体管T₁和T₄。电阻值R_T1和R_T4再次上升到最大电阻(关断状态)。结果，电容C_BUS能够经由电阻器R_O放电。在相同时间t₁处，辅助控制信号S_A从高电平改变到低电平以暂时分别激活(经由栅极驱动器X₂和X₃)提供附加电流路径的晶体管T₂和T₃，电容C_BUS可以经由该路径放电。在短时间区间t₂-t₁之后(即，在时间点t₂)，信号S_A恢复到高电平并且晶体管T₂和T₃再次关断。电容C_BUS还可以经由电阻器R_O放电直到在时间点t₃处达到稳定状态。栅极驱动器X₂和X₃可以被配置为将对应晶体管驱动到中间导电状态(即经定义的电阻)而不切换到低的开启电阻。图4B示出了随时间变化的对应电阻值R_T2和R_T3。附加电流路径暂时(即在时间点t₁和t₂之间)减少有效电阻，增加用于对总线电容C_BUS放电的电流，并且因此导致显著更短的从显性状态到隐性状态的转变时间(t₃-t₁)。时间区间t₂-t₁可以是固定的时段。备选地，当检测到指示隐性状态的总线电压电平时，时间点t₂可以由接收器电路触发(未在图中示出，但是存在于总线接收器电路中)。在从显性(活动)状态到隐性(空闲)状态的转变时段期间，驱动晶体管T₁到T₄开启和关断的其它构思将在下文讨论。

对于FlexRay系统，总线驱动器具有与CAN系统(见图4A)相同的拓扑。然而，在FlexRay系统中，可以有两种不同的转变，即从活动“0”状态(V_BUS＝-V_DD)到空闲状态以及从活动“1”(V_BUS＝+V_DD)状态到空闲状态。后一种情形与之前讨论的CAN示例相同。在第一情形下，驱动器电路类似地操作，晶体管对T₁、T₄和T₂、T₃借此改变角色。此外，由于在活动“0”状态和活动“1”状态之间的转变期间的对称开关，FlexRay驱动器由两个相同半桥构成。

综上所述，所描述的实施例的一个重要方面是提供除了输出电阻器R_O之外的暂时电流路径以允许在到隐性(空闲)状态的转变期间对总线电容更快放电。通过暂时激活附加晶体管(例如图3A中所示的在LIN驱动器情形下的T₂)提供暂时电流路径。根据一些实施例，晶体管未完全开启，而是其电阻连续变化(例如，见图4B中的R_T1到R_T4的时序图)。

(部分)导电的晶体管的电阻值可以以不同方法控制。例如，可以通过变化晶体管的栅极电压(或者双极晶体管情形下的基极电流)变化电阻。然而，这种方案需要与模拟电子部件可比较的驱动器电路。因为晶体管通常由负载电流路径并联连接的多个单独的晶体管单元构成，故可以通过激活(即开启)多个晶体管单元中的变化数目的晶体管单元来改变晶体管的总电阻。可以通过顺次激活(或者停用)单独晶体管单元，倾斜升高(或者倾斜降低)该电阻。

图5示出了FlexRay总线驱动器，其中H桥的晶体管由可以单独驱动的多个并联晶体管构成。本质上，驱动器电路具有与图1C中的驱动器相同的拓扑。然而，H桥的晶体管以特定方式驱动。并联晶体管意味着，晶体管的负载电流路径并联连接，然而栅电极不必须连接。如图5所示，左半桥的低侧晶体管T₁由2N个晶体管单元(或者单元的组)构成，即单独的晶体管T_1,1、T_1,2、…、T_1,N、…、T_1,2N，每个单独晶体管可以由一个或者多个晶体管单元形成。类似地，左半桥的高侧晶体管T₂由晶体管T_2,1、T_2,2、…、T_2,N、…、T_2,2N构成，右半桥的低侧晶体管T₃由晶体管T_3,1、T_3,2、…、T_3,N、…、T_3,2N构成，而右半桥的高侧晶体管T₄由晶体管T_4,1、T_4,2、…、T_4,N、…、T_4,2N构成。晶体管T₁和T₂之间的共用电路节点表示为输出节点BM，而晶体管T₃和T₄之间的共用电路节点表示为输出节点BP。总线线路连接到这些输出节点BM、BP而输出电阻器R_O连接在输出节点BM和BP之间。差分总线电压V_BUS是节点BM和BP之间的电压降。为了在总线(对应于V_BUS＝-V_DD)上传信0-比特(活动状态)，在晶体管T₁和T₄关断时，晶体管T₂和T₃开启。相反地，为了在总线(对应于V_BUS＝+V_DD)上传信1-比特(活动状态)，在晶体管T₂和T₃关断时，晶体管T₁和T₄开启。在空闲状态下，H桥的所有四个晶体管关断。这些状况在稳定状态下有效地，其中“晶体管T₁开启”意味着所有并联晶体管单元(或者单元的组)T_1,1、T_1,2、…、T_1,N、…、T_1,2N开启。在状态(活动0、活动1、以及空闲)之间的转变期间，可以实施更复杂的开关操作。应该注意的是，在本示例中，该高侧晶体管T₂和T₄是p沟道MOSFET而低侧晶体管T₁和T₃是n沟道MOSFET。因此，通过施加高电平栅极信号开启n沟道MOSFETs T₁和T₃，而通过施加低电平栅极信号开启p沟道MOSFETs T₂和T₄。对于每个单独晶体管单元T_ij(或者晶体管单元的组)，栅极信号(由适当栅极驱动器电路装置提供)表示为G_ij，其中i＝{1,2,3,4}并且j＝{1,2,…,2N}。

图6包括示出图5中的电路的功能的各种信号波形的时序图。具体而言，作为一个示例，该时序图示出了FlexRay总线从活动状态(活动0)到空闲状态的转变。时序图从上至下编号。第一图示出了二进制输出信号S_TX的示例性波形，其中高电平表示1-比特而低电平表示0-比特。第二图示出了使能信号S_EN的示例性波形，其中高电平表示空闲状态(在该状态下不能发送数据)而低电平表示活动状态(在该状态下或者可以发送0-比特或者可以发送1-比特)。第三图到第六图示出了用于低侧晶体管T₁(即栅极信号G_1,1、G_1,2、…、G_1,N、…、G_1,2N)和高侧晶体管T₄(即栅极信号G_4,1、G_4,2、…、G_4,N、…、G_4,2N)的栅极信号。第七图到第十图示出了用于高侧晶体管T₂(即栅极信号G_2,1、G_2,2、…、G_2,N、…、G_2,2N)和低侧晶体管T₃(即栅极信号G_3,1、G_3,2、…、G_3,N、…、G_3,2N)的栅极信号。第十一图示出了产生的总线电压V_BUS。

在时间点t₁之前的时间，使能信号S_EN指示活动状态而二进制输入信号S_TX指示0-比特。因此，在晶体管T₂和T₃开启时(对于j＝{1,2,…,2N}，栅极信号G_2,j为低电平而栅极信号G_3,j为高电平)，晶体管T₁和T₄关断(对于j＝{1,2,…,2N}，栅极信号G_1,j为低电平而栅极信号G_4,j为高电平)。产生的总线电压V_BUS近似等于电源电压-V_DD。在时间点t₁处，使能信号改变到高电平，从而发起从活动(0-比特)状态到空闲状态的转变，其中(在转变完成之后)所有晶体管关断。由信号S_EN的转变触发，晶体管T₂和T₃关断。单独的晶体管单元(或者单元的组)T_2,j和T_3,j(其中j＝{1,2,…,2N})顺次关断，例如，逐个，从而逐步倾斜提升总晶体管T₂和T₃的有效开启电阻。在本示例中，栅极信号G_2,1在时间点t₁被设置为高电平(并且G_3,1被设置为低电平)，从而关断晶体管单元T_2,1和T_3,1。在时间点t₂处(即在延迟时间T_DEL之后)，栅极信号G₂₂被设置为高电平(并且G₃₂被设置为低电平)，以用于关断晶体管单元T_2,2和T_3,2。在时间点t_N处，晶体管T₂和T₃的百分之五十的单元关断。在时间点t_2N处，晶体管T₂和T₃的百分之百的单元关断。根据本示例，晶体管单元T_2,j和T_3,j(其中j＝{1,2,…,2N})在等距的时间区间T_DEL中关断。即，t₂-t₁＝t_N+1–t_N＝t_2N–t_2N-1＝T_DEL。因此，晶体管负载电流路径的有效电阻连续倾斜上升，其中晶体管T₂和T₃两者在时间点t_N处具有百分之五十的导电性。

在晶体管T₂和T₃逐渐关断时，晶体管T₁和T₄暂时开启(至少部分地)，以提供用于在从活动状态(活动0-比特)到空闲(隐性)状态的转变时段(时间点t₁到t_2N)期间对总线电容C_BUS(在节点BP和BM之间)放电的暂时电流路径。由信号S_EN中的转变触发，晶体管T₁和T₄逐渐开启(部分地)再关断。单独晶体管单元(或者单元的组)T_1,j和T_4,j(其中j＝{1,2,…,2N})顺次开启，例如逐个，从而逐步倾斜提升总晶体管T₁和T₄的有效开启电阻，其中最大数目N个晶体管单元在时间点t_N(即仅半数单元)开启。从时间点t_N+1开始，晶体管单元以相反的顺序再次顺次关断，使得晶体管T₁和T₄(以及T₂和T₃)在时间点t_N之后完全关断。

从上述解释中可以总结的是，所有晶体管在时间点t_N处近似半导通。在T₁到T₄的每个晶体管中，大约半数(即N个)的晶体管单元(或者单元的组)开启。因此，输出节点BM和BP两者被有效地拉向电势V_DD/2(共用节点)，导致差分总线电压V_BUS为0V。因为晶体管T₁和T₄提供用于对总线电容C_BUS放电的附加电流路径(在从t₁到t_2N的转变时段期间暂时提供)，则从活动状态到空闲状态的转变所必须的总时间时段显著缩短。

应该注意的是，当数据信号S_TX在时间点t_X处改变到高电平时，此改变对H桥的开关状态无影响，原因在于使能信号S_EN仍然指示空闲(隐性)状态。即，使能信号S_EN使信号S_TX无效(blanked)。

图7示出了类似于图5的示例的总线驱动器。然而，由于驱动器电路被配置为CAN总线驱动器(而图5示出了FlexRay驱动器)，晶体管单元的数目和开关方案稍微不同。上文已经参照图1B、图2B和图4讨论了CAN总线驱动器的基本操作。本示例使用交错(staggered)驱动(激活或者停用)晶体管T₁到T₄的晶体管单元(或者单元的组)的方式，倾斜提升或者降低晶体管的有效电阻。类似于图5的FlexRay驱动器，晶体管T₁和T₄由2N个晶体管单元(或者单元的组)构成，称为T_1,1、T_1,2、…、T_1,N、T_1,N+1、…、T_1,2N-1、T_1,2N、以及T_4,1、T_4,2、…、T_4,N、T_4,N+1、…、T_4,2N-1、T_4,2N。对应的栅极信号分别表示为G_1,1、G_1,2、…、G_1,N、G_1,N+1、…、G_1,2N-1、G_1,2N、以及G_4,1、G_4,2、…、G_4,N、G_4,N+1、…、G_4,2N-1、G_4,2N。本质上，四个晶体管形成参照图4所讨论的H桥，其中总线线路连接到形成H桥的对应半桥的中间分接头CANL和CANH。

在显性状态下(与“1”比特关联)，晶体管T₁和T₄(完全)开启，其中晶体管T₂和T₃(完全)关断。在隐性状态下(与“0”比特关联)，所有晶体管T₁到T₄关断，并且总线线路仅经由电阻器R_O连接。类似于之前图5中的示例，在从显性状态切换到隐性状态时，通过激活(以交错方式)晶体管T₂和T₃的晶体管单元(或者单元的组)提供附加的、暂时的电流路径。然而，可以以相反的方式应用相同的切换方案以便从隐性状态切换到显性状态。应该注意的是，在CAN驱动器的此情形下，与晶体管T₁和T₄相比，晶体管T₂和T₃仅需要为一半的大小(例如具有一半的晶体管单元)。因此，晶体管T₂和T₃由N个晶体管单元(或者单元的组)构成，称为T_2,1、T_2,2、…、T_2,N、以及T_3,1、T_3,2、…、T_3,N。对应的栅极信号分别表示为G_2,1、G_2,2、…、G_2,N、以及G_3,1、G_3,2、…、G_3,N。将在下文参照图8进一步讨论开关方案的细节。

为了完成晶体管的交错激活和停用，使用由2N个延迟元件D₁、D₂、…、D_N、D_N+1、…、D_2N-1、D_2N构成的链条(每个延迟元件将输入信号加入延迟t_DEL递送到其输出)以延迟指示期望的总线状态(显性或者隐性)的二进制输入信号S_TX(见图1B和图4A)。延迟输入信号被称为S_D,1、S_D,2、…、S_D,N、S_D,N+1、…、S_D,2N-1、S_D,2N。使用栅极驱动器X_1,k、X_3,m以及反向的栅极驱动器X_4,k、X_2,m(k＝1,…,2N，并且m＝1,2,…N)从延迟输入信号(或者其逻辑组合，见门XOR₁至XOR_N)生成供应到晶体管T₁到T₃的晶体管单元的栅极信号。产生的开关方案在图8中示出。

图8包括二进制输入信号S_TX、延迟输入信号S_D,k(k＝1,2,…,N,…,2N)、栅极信号、以及总线电压V_BUS。在本示例中，在时间t₀处，二进制输入信号S_TX从低电平(指示显性状态或者“1”比特)改变到高电平(指示隐性状态或者“0”比特)。延迟输入信号S_D,1、…、S_D,2N的波形与信号S_TX的波形相同，但是延迟了时间t_DEL的整数倍。延迟信号S_D,k中的对应转变在时间点t_k(k＝1,2,…,2N)处出现，该时间点t_k在时间t₀之后经延迟时间k·t_DEL。相应的波形在前七幅图中示出(从上至下)。在时间点t₁处，晶体管T₁和T₄以交错方式开始关断。即，晶体管单元T_4,1在时间点t₁处被栅极信号G_4,1(由延迟输入信号S_D,1触发)关断；晶体管单元T_4,2在时间点t₂处被栅极信号G_4,2(由延迟输入信号S_D,2触发)关断；晶体管单元T_4,N在时间点t_N处被栅极信号G_4,N(由延迟输入信号S_D,N触发)关断；等。晶体管T₁的单元模拟地开关。在时间点t_2N处，晶体管T₁和T₄的最后单元关断。

在晶体管T₁和T₄关断时，总线电容C_BUS(见图1B)经由电阻器R_O以及由晶体管T₂和T₃提供的附加电流路径放电，该晶体管T₂和T₃以交错方式暂时开启和关断。因此，晶体管单元(或者单元的组)T_2,1和T_3,1在时间t₁处被栅极信号G_2,1和G_3,1开启并且在时间点t_2N处关断；晶体管单元(或者单元的组)T_2,2和T_3,3在时间t₂处被栅极信号G_2,1和G_3,1开启并且在时间t_2N-1处关断，等。从时间点T_N到时间点T_N+1，所有N个单元或晶体管T₂和T₃均开启。在相同时间处，晶体管T₁和T₄的2N个单元(也即N个单元或者单元的组)的半数被开启。由于在时间t_N处的这种对称开关状态，总线电压V_BUS在辅助晶体管T₂和T₃再次关断之前迅速减少到零(并且总线电容被放电)。应该注意的是，可以以相反的方式使用相同的开关策略，以便从隐性状态切换到显性状态。虽然当从隐性状态切换到显性状态时，切换速度不是问题，但是当使用这种交错开关策略时，在存在噪声时，可以更可靠地设置转变期间的信号形状。

虽然已经公开了本发明的各种示例性实施例，对于本领域技术人员显而易见的是，可以做出各种改变和改进以便实现本发明的某些优势而不背离本发明的精神和范围。对于本领域普通技术人员而言明显的是，可以适当地替换执行相同功能的其它部件。例如，可以使用反向逻辑电平，以便获得基本相同的结果。应该提到的是，参照特定附图所解释的特征可以与其它附图的特征组合，甚至与那些没有明确提到的附图中的特征组合。此外，本发明的方法或者可以在使用适当处理器指令的全软件实施方式中实现，或者可以在利用硬件逻辑和软件逻辑以实现相同结果的混合实施方式中实现。对本发明构思的这种修改旨在由所附权利要求覆盖。

Claims

1.一种总线驱动器电路，包括：

第一电路节点和第二电路节点，所述第一电路节点可操作地耦合到总线线路，引起所述第一电路节点和所述第二电路节点之间的总线电容；

开关电路，耦合到所述第一电路节点并且被配置为将输出电压施加在所述第一电路节点和所述第二电路节点之间，从而当控制信号指示显性状态时对所述总线电容充电；

放电电路，包括至少一个电阻器，所述放电电路被耦合在所述第一电路节点和所述第二电路节点之间并且被配置为当所述控制信号指示隐性状态时允许所述总线电容经由所述电阻器放电，

其中所述开关电路进一步被配置为，除提供所述放电电路外，还提供用于在从显性状态到隐性状态的转变时段期间对所述总线电容放电的暂时电流路径。

2.根据权利要求1所述的总线驱动器电路，其中所述第二电路节点是接收电源电压的电源节点；所述第一电路节点形成驱动器输出以允许经由所述总线的单端传信。

3.根据权利要求1所述的总线驱动器电路，其中所述第一节点耦合到第一总线线路而所述第二节点耦合到第二总线线路；所述第一电路节点和所述第二电路节点形成驱动器输出以允许经由所述总线线路的差分传信。

4.根据权利要求1所述的总线驱动器电路，其中所述开关电路包括耦合到所述第一电路节点并且被配置为根据所述控制信号在所述第一电路节点处施加所述输出电压的至少一个第一晶体管。

5.根据权利要求1所述的总线驱动器电路，其中所述开关电路包括耦合到所述第一电路节点的至少一个第一晶体管以及耦合到所述第二电路节点的至少一个第二晶体管；所述第一晶体管和所述第二晶体管被配置为根据所述控制信号在所述第一电路节点和所述第二电路节点之间施加所述输出电压。

6.根据权利要求1所述的总线驱动器电路，其中所述开关电路包括耦合到所述第一电路节点的至少一个第三晶体管；由所述第三晶体管形成所述暂时电流路径，所述第三晶体管被配置为根据所述控制信号暂时激活。

7.根据权利要求6所述的总线驱动器电路，其中所述至少一个第三晶体管由多个晶体管单元、或者晶体管单元的组构成，具有并联耦合的负载电流路径以形成所述第三晶体管的具有有效电阻的负载电流路径；

所述晶体管单元、或者晶体管单元的组被配置为顺次开启或者关断，使得所述第三晶体管的所述有效电阻取决于开启的晶体管单元、或者晶体管单元的组的数目。

8.根据权利要求7所述的总线驱动器电路，其中每个晶体管单元、或者晶体管单元的每个组被配置为根据栅极信号开启和关断，其中基于所述控制信号的延迟版本生成每个栅极信号。

9.根据权利要求1所述的总线驱动器电路，其中所述开关电路包括具有低侧晶体管和高侧晶体管的晶体管半桥；

所述高侧晶体管被耦合在所述第一电路节点和所述第二电路节点之间，其中所述第二电路节点是电源节点；

所述低侧晶体管被耦合在所述第一电路节点和供应有参考电势的另一电源节点之间；

所述高侧晶体管被配置为暂时开启以提供用于在从显性状态到隐性状态的转变时段期间对所述总线电容放电的所述暂时电流路径。

10.根据权利要求9所述的总线驱动器电路，

其中所述高侧晶体管和所述低侧晶体管两者均包括多个晶体管单元、或者并联的晶体管单元的组，具有并联耦合的负载路径并且形成相应晶体管的负载路径，以及

其中所述晶体管单元、或者晶体管单元的组被配置为顺次开启或者关断，使得相应晶体管的有效电阻取决于开启的晶体管单元、或者晶体管单元的组的数目。

11.根据权利要求10所述的总线驱动器电路，其中所述有效电阻在从所述显性状态到所述隐性状态的转变期间的特定时间点处相等。

12.根据权利要求10所述的总线驱动器电路，其中所述低侧晶体管具有数目为2N的晶体管单元、或者并联的晶体管单元的组，并且所述高侧晶体管具有数目为N的晶体管单元、或者并联的晶体管单元的组；N是正整数。

13.根据权利要求1所述的总线驱动器电路，其中所述开关电路包括由第一晶体管半桥和第二晶体管半桥构成的晶体管H桥，每个均具有连接在相应半桥的中间分接头处的低侧晶体管和高侧晶体管。

14.根据权利要求13所述的总线驱动器电路，

其中所述第一晶体管半桥和所述第二晶体管半桥耦合在第一电源节点和第二电源节点之间；

其中所述第一电源节点是所述第一晶体管半桥的中间分接头并且所述第二电源节点是所述第二晶体管半桥的中间分接头；

所述第一晶体管半桥的高侧晶体管和所述第二晶体管半桥的低侧晶体管被配置为暂时开启以提供用于在从显性状态到隐性状态的转变时段期间对所述总线电容放电的所述暂时电流路径。

15.根据权利要求14所述的总线驱动器电路，

其中所述第一晶体管半桥和所述第二晶体管半桥的高侧晶体管和低侧晶体管包括多个晶体管单元、或者并联晶体管单元的组，具有并联耦合的负载路径并且形成相应晶体管的负载路径；以及

其中所述晶体管单元、或者晶体管单元的组被配置为顺次开启或者关断，使得相应晶体管的所述有效电阻取决于开启的晶体管单元、或者晶体管单元的组的数目。

16.根据权利要求15所述的总线驱动器电路，

其中，在从所述显性状态到所述隐性状态的转变期间，通过顺次关断相应晶体管的晶体管单元、或者晶体管单元的组，同步关断所述第一晶体管半桥的高侧晶体管和所述第二晶体管半桥的低侧晶体管；以及

其中，通过顺次开启或者关断相应晶体管的晶体管单元、或者晶体管单元的组，同步开启和关断所述第一晶体管半桥的低侧晶体管和所述第二半导体半桥的高侧晶体管，使得在从所述显性状态到所述隐性状态的转变期间的特定时间点处，所述第一晶体管半桥和所述第二晶体管半桥的高侧晶体管和低侧晶体管基本上具有相同的有效电阻。

17.根据权利要求16所述的总线驱动器电路，其中所述第一晶体管半桥的低侧晶体管和所述第二晶体管半桥的高侧晶体管在所述特定时间点之前顺次开启并且在所述特定时间点之后顺次关断。