CN112543132B - 用于can总线的总线驱动器及用于操作总线驱动器的方法 - Google Patents

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Abstract

本发明涉及用于控制差分数据总线的总线驱动器以及用于操作该总线驱动器的方法。总线驱动器在第一总线驱动器状态下、第二总线驱动器状态和第三总线驱动器状态下操作。当处于第一总线驱动器状态时，总线驱动器向第一单线数据总线线路施加第一电位并向第二单线数据总线线路施加第二电位。当处于第三总线驱动器状态时，总线驱动器向第一单线数据总线线路施加第四电位并向第二单线数据总线线路施加第三电位。当处于第二总线驱动器状态时，总线驱动器不向第一单线数据总线线路施加电位并不向第二单线数据总线线路施加电位。

Description

用于CAN总线的总线驱动器及用于操作总线驱动器的方法
技术领域
本发明涉及从显性数据总线状态到隐性数据总线状态加速过渡的用于CAN总线的总线驱动器。
背景技术
CAN-FD数据总线的要求已达到当前CAN实施的极限。图1示出了目前从显性状态过渡到隐性状态的CAN收发器的波形。在CAN数据总线上以差分方式传输数据。CAN数据总线具有第一单线数据线CH，该第一单线数据线可以具有在中间电位MP和更高的第一电位HP之间的两个电位值。
CAN数据总线具有第二单线数据线CL，该第二单线数据线可以具有在中间电位MP和更低的第二电位LP之间的两个电位值。
在隐性数据总线阶段RBM，第一单线数据线CH处于中间电位MP，并且第二单线数据线CL也处于中间电位MP。
在显性数据总线阶段DBM，第一单线数据线CH处于更高的第一电位HP，并且第二单线数据线CL处于更低的第二电位LP。
收发器的驱动器在隐性数据总线阶段RBM中具有高输出电阻，使得其可以被数据总线系统中的其它驱动器重写。
收发器的驱动器在显性数据总线阶段DBM中具有低输出电阻，使得其不能被它驱动器重写。
这种构造使得值可以被重写而没有短路的风险。数据位Bit0、Bit1、Bit2、Bit3除了通常的时钟抖动之外基本上具有相同的数据位持续时间Tbit。
在从隐性数据总线阶段RBM过渡到显性数据总线阶段DBM时，由于驱动器在新的显性数据总线阶段DBM中具有低输出电阻并因此可以快速重新加载CAN数据总线的第一单线数据线CH和第二单线数据线CL，因此不会出现在此要解决的问题。
然而，在从显性数据总线阶段DBM过渡到隐性数据总线阶段RBM时，情况完全不同。在隐性数据总线阶段RBM中，总线驱动器的输出电阻为相对较高的电阻。因此，与总线容量一起，这导致隐性数据总线阶段RBM中用于重新加载数据总线的第一时间常数高于显性数据总线阶段DBM中用于重新加载数据总线的第二时间常数。
因此，用于从显性数据总线阶段DBM过渡到隐性数据总线阶段RBM的衰减时间Tdecay由CAN网络确定，尤其由外部放电电阻确定，而不是由CAN收发器确定。最终，该衰减时间Tdecay可能限制总线驱动器的速度，并从而限制数据传输，这些限制需要克服。
现有技术
EP 2 635 971 B1公开了用于高数据率的串行数据传输的装置和方法。EP 2 635971 B1的装置是用于将总线用户连接到双线通信总线的装置，其中，总线用户能够使用该装置将消息发送给与该总线连接的其它总线用户并且能够从另外的总线用户接收消息，这些消息作为显性和隐性总线电平的序列被表示在总线线路上。EP 2 635 971 B1的装置包括第一装置，以用于通过驱动第一电流来设定两个总线线路之间的第一预定电压差形式的显性总线电平。根据EP 2 635 971 B1的技术启示，EP 2 635 971 B1的装置适于如下情况：将隐性总线电平设定为两个总线线路之间的第二预给定电压差，其不必非零，且至少部分地由放电电流流过与这些总线线路连接的终端电阻引起。EP 2 635 971 B1的技术启示的特征在于，EP 2 635 971 B1的装置包括至少一个另外的装置，以用于至少通过驱动至少一个合适的另外的电流来加速至少一个总线电平的设定，其中在存在预定的或可预定的切换条件时执行加速。从EP 2 635 971 B1的图5中能够看出，为此借助反向的并联连接的差分驱动器在预定的时间内进行放电。这种情况具有的缺点在于，在数据总线线路非常短的情况下，将要放电的电容可能很小，并与此相应地在差分数据总线上可能出现负差分电平。该缺点应避免出现。因此，电流的时间控制驱动无效。
US 9 606 948 B2公开了一种类似的构造。在此，在过渡到隐性数据总线状态之后，数据总线在有效时间内被驱动到公共的共模电压。然而，根据US 9 606 948 B2的总线驱动器的速度通常不足。
EP 3 217 602 B1公开了一种类似的装置。在此，还提出了注入额外的电流，然而，如在EP 3 217 602 B1的第[0055]段中所提出，这导致了所谓的振铃(即，振动)，并因此导致EMC负载。
由于在隐性状态期间CAN架构不会拉取CANH和CANL上的电压，因此从显性状态过渡到隐性状态所需的时间完全取决于网络。
DE 10 2017 213 833 A1也公开了一种用于CAN总线的总线驱动器，该总线驱动器具有数据总线状态控制的从显性数据总线状态到隐性数据总线状态的加速过渡。
发明内容
因此，本发明的目的是提出基于创建不具有现有技术的上述缺点并具有其它优点的解决方案。
该目的通过根据本发明的装置解决。
提出的技术方案包括：
额外驱动器％，其用于加速被驱动的数据总线从显性数据总线状态DBM到隐性数据总线状态RBM的过渡，
逻辑块SUL，其用于确保额外驱动器％的正确时序，
其中，额外驱动器％的驱动器强度一方面被设计成足够高，以在量值上增加下降缘的斜度，但另一方面，额外驱动器％的驱动器强度同时被设计成足够弱，以在仲裁阶段不干扰CAN总线，并且能够被数据总线上的驱动显性数据总线状态的其它驱动器重写，并且
其中，由于通信随后是在一对一的操作中进行的，所以额外驱动器％可以在仲裁阶段之后在CAN-FD通信中使用，以提高信噪比，并且
其中，如果网络由两个CAN节点组成，由于不存在仲裁阶段，因此可以一直使用额外驱动器％。
如上所述，本发明的目的是将衰减时间Tdecay缩短成在时间上比衰减时间Tdecay更短的缩短后的衰减时间T％。在这种情况下，可以较早地确保正确的差分CAN总线电压电平。也就是说，在显性数据总线状态DBM在过渡时间点T0结束时的时间之后并经过缩短后的衰减时间T％之后，第一单线数据总线线路CH的电位和第二单线数据总线线路CL的电位之间的电压差充分早地下降成在量值上低于最小电压差MD的绝对值。从显性数据总线状态DBM结束到第一单线数据总线线路CH的电位和第二单线数据总线线路CL的电位之间的电压差值下降成低于最小电压差MD的绝对值的时间是在没有额外驱动器％的情况下的衰减时间Tdecay。为了确保正确数据值的可靠采样，该衰减时间Tdecay必须短于从显性数据总线状态DBM结束到在采样时间点ST进行采样的时间点的时间。从显性数据总线状态DBM在过渡时间点T0结束到在采样时间点ST进行采样的时间点的时间必须充分地短于时间数据位持续时间Tbit，以便即使在时钟抖动的情况下，也能够确保在时间上位于显性数据总线状态DBM后方的隐性数据总线状态RBM中的正确的数据位值的可靠采样。下述的措施可确保通过所提出的措施缩短的缩短后的衰减时间T％可以允许缩短从显性数据总线状态DBM在过渡时间点T0结束到在采样时间点ST进行采样的时间点的时间，使其超出现有技术水平。这进而使得如下情况是可能的：如果缩短该时间数据位持续时间Tbit，使得即使在时钟抖动的情况下仍能够在显性数据总线状态DBM之后的隐性数据总线状态RBM中可靠地采样正确的数据位值，则从显性数据总线状态DBM在过渡时间点T0结束到在采样时间点ST进行采样的时间点的缩短的时间仍能够充分短于时间数据位持续时间Tbit。因此，缩短后的衰减时间T％可以通过将衰减时间Tdecay减小到缩短后的衰减时间T％来提高总线驱动器的数据传输速度。最终，由此提高网络速度。
优选地，在考虑仲裁阶段的情况下并且在高速CAN-FD传输期间，应当使用下文说明的用于将衰减时间Tdecay缩短成缩短后的衰减时间T％的方法。
附图说明
图1示出了目前从显性状态过渡到隐性状态的CAN收发器的波形。
图2示出了通过重新加载到单个中间电位进行的缩短过程。
图3以示意性简化的方式示出了所提出的装置的主要功能元件。
图4以示意性简化的方式示出了主驱动器的示例性实施例。
图5以示意性简化的方式示出了额外驱动器的示例性实施例。
图6示出了根据本发明的缩短过程。
图7示出了示例性信号曲线。
具体实施方式
将参考附图说明本发明的技术方案。
图2示出了如US 9 606 948 B2中已知的通过重新加载到单个中间电位进行的缩短。
为此，提出了如图3所示的装置。图3以示意性简化的方式示出了所提出的装置的主要功能元件。该装置包括计算机，优选为微型计算机μC。微型计算机包括CAN控制器CANCTR和FD控制器FDCTR。在不缩短后的衰减时间Tdecay的情况下，微型计算机μC经由传输线TX将数据发送到CAN收发器CANTR，也就是发送到其主驱动器M。主驱动器M将传输信号TX转换为显性数据总线状态DBM和隐性数据总线状态RBM之间的数据总线状态变化，除非其它数据总线用户因为重写隐形数据总线状态RBM而强制进入显性数据总线状态DBM。第一单线数据总线线路CH和第二单线数据总线线路CL的电位电平随后根据传输信号TX发生变化，除非其它数据总线用户重写这些值。通常，具有第一单线数据总线线路CH和第二单线数据总线线路CL的差分双线数据总线经由第一电阻RH和第二电阻RL形式的电阻网络并借助第一电容C1H和第二电容C1L相对于参考电位线GND的参考电位在交流电位方面固定。
在图3中提出的装置中，CAN收发器(即，总线驱动器CANTR)包括所述的主驱动器M以及在此提出的额外驱动器％，利用该额外驱动器％可以通过将衰减时间Tdecay缩短为缩短后的衰减时间T％来加速从显性数据总线状态DBM到隐性状态RBM的过渡。为此优选地，微型计算机μC通过加速线SU控制总线驱动器CANTR内的加速逻辑SUL。通常，加速逻辑SUL使用总线驱动器CANTR内的其它信号。例如，这可以是传输信号TX的信息，由于仅在从显性数据总线状态DBM过渡到隐性数据总线状态RBM时才需要减小总线驱动器CANTR的输出电阻，并只有在那时才应将衰减时间Tdecay在时间上减小到缩短后的衰减时间T％。因此优选地，加速逻辑SUL至少通过传输信号TX和加速信号SU来控制。优选地，微型计算机μC产生加速信号SU和传输信号TX。加速逻辑SUL控制额外驱动器％的时间响应。
在仲裁阶段，额外驱动器％优选地仅在有效时间TA期间处于有效状态，该有效时间优选地被选择为稍微长于期望的缩短后的衰减时间T％，以便在另一总线驱动器尝试将数据发送到总线时(在该过程中，另一总线驱动器尝试将数据总线施加显性数据总线状态DBM)不会干扰数据总线。
图2示出了与在额外驱动器％的情况下的电位差下降(实线)相比的在原始衰减时间Tdecay的情况下的原始电位差下降(虚线)以及从原始衰减时间Tdecay至缩短后的衰减时间T％的缩短。图2也可以在US 9 606 948 B2中以类似的形式找到。
如果已建立了具有相应总线驱动器CANTR的总线节点之间的通信并正在执行CAN-FD协议的高数据帧速度，或者如果通信为点对点通信，则还可以额外地延长额外驱动器％的有效时间TA，直到第一单线数据线CH的电位和/或第二单线数据线CL的电位到达中间电位MP，即，到达隐性数据总线状态RBM中的电位。通常，这种隐性数据总线电位(即，中间电位MP)接近于操作电压的一半VCC/2。
为了避免冲突，从显性数据总线状态DBM在过渡时间点T0结束时开始在时间上经过数据位持续时间Tbit的70％之前，额外驱动器％释放第一单线数据总线线路CH和第二单线数据总线线路CL。这样做是为了符合ISO标准的要求。释放在该意义上意味着额外驱动器％在其输出端为高电阻(即，基本上关闭)，并因此不再向数据总线提供任何实质的电流或从数据总线获取任何实质的电流，并从而不再实质影响第一单线数据总线CH的电位和第二单线数据总线CL的电位。
图4以示意性简化的方式示出了主驱动器M的示例性实施例。图4所示的主驱动器M的实施例是现有技术中常见的标准CAN驱动器。
为此，主驱动器M被设计为在显性数据总线状态DBM中使第一单线数据总线线路CH的电位朝向其操作电压线VCC的电位变形。因此，主驱动器M将第一单线数据总线线路CH的电位驱动到第一电位HP。
为此，主驱动器M被设计为在显性数据总线状态DBM中使第二单线数据总线线路CL的电位朝向其参考电压线GND的参考电位变形。因此，主驱动器M将第二单线数据总线线路CL的电位驱动到第二电位LP。
为此，主驱动器M具有第一控制线驱动器MH，第一控制线驱动器根据传输信号TX控制第一晶体管Q1的第一控制端子QG1。
主驱动器还具有第二控制线驱动器ML，第二控制线驱动器根据传输信号TX控制第二晶体管Q2的第二控制端子QG2。
在此优选地，选择第一晶体管Q1的第一晶体管类型和第二晶体管Q2的第二晶体管类型以及第一控制线驱动器MH的第一增益的第一符号和第二控制线驱动器ML的第二增益的第二符号，使得当第二晶体管Q2根据传输信号TX导通时，第一晶体管Q1总是根据传输信号TX导通，并且当第二晶体管Q2根据传输信号TX关断时，第一晶体管Q1始终根据传输信号TX关断。
第一二极管D1和第二二极管D2用于保护装置并确定允许的电流方向。
第一晶体管Q1优选地通过其第一端子经由第一二极管D1连接到电源电压线VCC，并且优选地通过其第二端子连接到第一单线数据总线线路CH。第一晶体管Q1的第一控制端子QG1优选地连接到第一控制线驱动器MH的输出端，该第一控制线驱动器的输入端优选地连接到传输信号TX。
第二晶体管Q2优选地通过其第一端子连接到参考电位线GND，并且优选地通过其第二端子经由第二二极管D2连接到第二单线数据总线线路CL。第二晶体管Q2的第二控制端子QG2优选地连接到第二控制线驱动器ML的输出端，该第二控制线驱动器ML的输入端优选地连接到传输信号TX。
因此优选地，在显性数据总线状态DBM期间，主驱动器M根据ISO将第一单线数据总线线路CH的电位与第二单线数据总线线路CL的电位之间的电压差在量值上保持在3V和1.5V之间。
传输信号TX控制第一控制线驱动器MH和第二控制线驱动器ML。
在图4的示例中，第一控制线驱动器MH的输出端连接到P沟道晶体管的栅极，在此该P沟道晶体管形成第一晶体管Q1。
在图4的示例中，第二控制线驱动器ML的输出端连接到N沟道晶体管的栅极，在此该N沟道晶体管形成第二晶体管Q2。
考虑到P沟道晶体管相对于N沟道晶体管的反相特性，第二控制线驱动器ML的输出信号相对于第一控制线驱动器MH的输出信号是反相的。
如果在图4的示例中发射信号TX相对于参考电压线GND的电位为低的瞬时电压，则第二控制线驱动器ML的输出端输出增大的电位，并且N沟道晶体管(即，第二晶体管Q2)为低电阻并因此开启。
同时，第一控制线驱动器MH的输出端随后输出减小的电位，并且P沟道晶体管(即，第一晶体管Q1)也为低电阻并因此也开启。
如果在图4的示例中发射信号TX相对于参考电压线GND的电位为高的瞬时电压，则第二控制线驱动器ML的输出端输出减小的电位，并且N沟道晶体管(即，第二晶体管Q2)为高电阻并因此关断。
同时，第一控制线驱动器MH的输出端随后输出增大的电位，并且P沟道晶体管(即，第一晶体管Q1)也为高电阻并因此也关断。
如果集成工艺允许，则二极管-晶体管对D1-Q1或D2-Q2的顺序也可以颠倒。
现在，在从显性数据总线状态DBM到隐性数据总线状态RBM的过渡期间，额外驱动器％用于将第一单线数据总线线路CH的电位和第二单线数据总线线路CL的电位拉取到中间的第三电位MP，该第三电位应优选地定义为相对于参考电位线GND的电位的操作电压的一半VCC/2。优选地，额外驱动器％仅在有效时间TA期间是有效的，该有效时间优选地对应于缩短后的衰减时间T％或是在时间上比该衰减时间略微更长。优选地，额外驱动器％的有效时间TA开始于显性数据总线状态DBM在过渡时间点T0的结束，即开始于传输信号TX的传输信号状态改变时的相应时间点。为了满足ISO标准的要求，该有效时间TA优选地短于时间数据位持续时间Tbit。
图5以示意性简化的方式示出了额外驱动器％的示例性实施例。图5所示的额外驱动器％的实施例为CAN驱动器，根据申请人的观点这在现有技术中并不常见。
为此，额外驱动器％被设计成在隐性数据总线状态RBM中使第一单线数据总线线路CH的电位朝向第四电位MPL变形，该第四电位优选地约为通过将相对于参考电压线GND的电位的操作电压的一半VCC/2减去最小电压差MD的绝对值的一半获得的电位。在现实中，实际输出的值将围绕第四电位MPL的平均值在操作电压量值的+25％和-25％之间的公差范围内移动，和/或优选地在该操作电压量值的+10％和-10％之间的公差范围内移动。
此外，额外驱动器％还被设计成在隐性数据总线状态RBM中使第二单线数据总线线路CL的电位朝向第三电位MPH变形，该第三电位优选地约为通过将相对于参考电压线GND的电位的操作电压的一半VCC/2加上最小电压差MD的绝对值的一半获得的电位。实际上，实际输出的值将围绕第三电位MPH的平均值在操作电压量值的+25％和-25％之间的公差范围内移动，和/或优选地在该操作电压量值的+10％和-10％之间的公差范围内移动。
为此，所提出的总线驱动器CANTR具有第三控制线驱动器％H，第三控制线驱动器根据加速信号SU控制第三晶体管Q3的第三控制端子QG3。
此外，总线驱动器CANTR还具有第四控制线驱动器％L，第四控制线驱动器根据加速信号SU控制第四晶体管Q4的第四控制端子QG4。
在此优选地，选择第三晶体管Q3的第三晶体管类型和第四晶体管Q4的第四晶体管类型以及第三控制线驱动器％H的第三增益的第三符号和第四控制线驱动器％L的第四增益的第四符号，使得当第四晶体管Q4根据加速信号SU导通时，第三晶体管Q3始终根据加速信号SU导通，并且当第四晶体管Q4根据加速信号SU关断时，第三晶体管Q3总是根据加速信号SU关断。
第三二极管D3和第四二极管D4保护装置并确定允许的电流方向。
第三晶体管Q3优选地通过其第一端子经由第三二极管D3连接到约处于第三电位MPH的第一中间电压线，并且优选地通过其第二端子连接到第二单线数据总线线路CL。第三晶体管Q3的第三控制端子QG3优选地连接到第三控制线驱动器％H的输出端，该第三控制线驱动器的输入端优选地连接到加速信号SU。第一中间电压线优选具有通过将操作电压电位的一半Vcc/2加上最小电压差的绝对值的一半获得的电位。在该情况下，当第三晶体管Q3导通时，第三晶体管Q3将第二单线数据总线线路CL的电位拉取到第三电位MPH。
第四晶体管Q4优选地通过其第一端子连接到约处于第四电位MPL的第二中间电压线，并优选地通过其第二端子经由第四二极管D4连接到第一单线数据总线线路CH。第四晶体管Q4的第四控制端子QG4优选地连接到第四控制线驱动器％L的输出端，该第四控制线驱动器的输入端优选地连接到加速信号SU。第二中间电压线优选具有通过将操作电压电位的一半Vcc/2减去最小电压差的绝对值的一半获得的电位。在该情况下，当第四晶体管Q4导通时，第四晶体管Q4将第一单线数据总线线路CH的电位拉取到第四电位MPL。
与US 9 606 948 B2的图9存在的本质区别在于，晶体管925连接到单线数据总线线路CANH，且晶体管935连接到单线数据总线线路CANL。所示的电路装置在物理上不能导致期望的结果。就这点而言，在此示出的本公开的图5不同于US 9 606 948 B2的图9，并因此即使最小电压差为0V也明显要求保护不同的范围。
因此优选地，额外驱动器％在显性数据总线状态DBM期间不影响第一单线数据总线线路CH的电位与第二单线数据总线线路CL的电位之间的电压差，因为额外驱动器％随后由于单线数据总线的交换以及通过加速信号SU进行的适当触发而禁用。
加速信号SU控制第三控制线驱动器％H和第四控制线驱动器％L。
在图5的示例中，第三控制线驱动器％H的输出端连接到P沟道晶体管的栅极，在此该P沟道晶体管形成第三晶体管Q3。
在图5的示例中，第四控制线驱动器％L的输出端连接到N沟道晶体管的栅极，在此该N沟道晶体管形成第四晶体管Q4。
考虑到P沟道晶体管相对于N沟道晶体管的反相特性，第四控制线驱动器％L的输出信号相对于第三控制线驱动器％H的输出信号反相。
如果在图5的示例中加速信号SU相对于参考电位线GND的电位为低的瞬时电压，则第四控制线驱动器％L的输出端输出增大的电位，并且N沟道晶体管(即，第二晶体管Q2)为低电阻并因此开启。
同时，第三控制线驱动器％H的输出端随后输出减小的电位，并且P沟道晶体管(即，第三晶体管Q3)也为低电阻并因此也开启。
如果在图5的示例中加速信号SU相对于参考电位线GND的电位为高的瞬时电压，则第四控制线驱动器％L的输出端输出减小的电位，并且N沟道晶体管(即，第四晶体管Q4)为高电阻并因此被关断。
同时，第三控制线驱动器％H的输出端输出增大的电位，并且P沟道晶体管(即，第三晶体管Q3)也为高电阻并因此也关断。
如果集成工艺允许，二极管-晶体管对D3-Q3或D4-Q4的顺序也可以颠倒。
图6对应于图2，其不同之处在于所提出的额外驱动器％现在并不利用中间电位Vcc/2而是利用被选择为更低的第四电位MPL驱动第一单线数据线CH。在该示例中，第四电位MPL基本上对应于通过将参考电位加上操作电压Vcc的一半并减去最小电压差MD的绝对值的一半获得的电位。
图6与图2之间的另一区别在于，现在如所提出的，额外驱动器％未利用中间电位Vcc/2而是利用被选择为更高的第三电位MPH驱动该第二单线数据线CL。在该示例中，第三电位MPH基本上对应于通过将参考电位加上操作电压Vcc的一半并加上最小电压差MD的绝对值的一半获得的电位。可容易看出，缩短后的衰减时间T％被再次减小，这是相对于现有技术的显著优点。
图7示出了示例性信号曲线。
在图7中可以看出，除了在传输信号TX的上升缘(标记为过渡时间点T0)之后的有效时间TA的时段之外，加速信号SU保持在高电平。有效时间TA的持续时间应等于或长于缩短后的衰减时间T％的持续时间。有效时间TA开始于过渡时间点T0。此外，为了能够满足ISO标准，有效时间TA的持续时间也应小于时间数据位持续时间Tbit的70％。在图7的示例中，传输信号TX可以具有示例性逻辑值1和0。在图7的示例中，加速信号SU可以具有示例性逻辑值1和0。在图6的示例中，当传输信号TX的逻辑值为0时，总线驱动器CANTR使数据总线进入显性数据总线状态DBM。在图7的示例中，当传输信号TX的逻辑值为1时，驱动器CANTR允许数据总线改变为隐性数据总线状态RBM。与加速逻辑SUL和微型计算机μC相互作用的额外电路(在此为额外驱动器％)使数据总线进入隐性数据总线状态RBM。总线驱动器允许的隐性数据总线状态RBM可以被数据总线上的希望施加显性数据总线状态DBM的其它总线驱动器重写。
从示例性的图4和图5可以看出，额外驱动器％具有与主驱动器M相似的结构。特别地，额外驱动器与主驱动器M的不同之处在于，首先，额外驱动器优选地在数据总线上施加差分电压，该差分电压基本上等于或稍微不同于负的最小电压差MD，并且该额外驱动器可以被其它数据总线驱动器重写，并且尽管如此，该额外驱动器仍然优选地将基本上对应于操作电压的一半的共模电位施加在数据总线上。加速信号SU控制第三控制线驱动器％H和第四控制线驱动器％L。第三控制线驱动器％H和第四控制线驱动器％L的输出端分别连接到在此为第三晶体管Q3的P-MOS晶体管的栅极和在此为第四晶体管Q4的N-MOS晶体管的栅极。在图5的示例中，P-MOS晶体管(在此为第三晶体管Q3)的漏极连接到第二单线数据总线线路CL，而其源极连接到第三二极管D3的阴极。第三二极管D3的阳极连接到隐性电压参考(第一中间电压线的形式)，该第一中间电压线通常处于通过将相对于参考电压线GND的电位的操作电压的一半VCC/2加上最小电压差MD的绝对值的一半获得的第三电位MPH。N-MOS晶体管(在此为第四晶体管Q4)的源极连接到隐性电压参考(第二中间电压线的形式)，该第二中间电压线通常处于通过将相对于参考电压线GND的电位的操作电压的一半VCC/2减去最小电压差MD的绝对值的一半获得的第四电位MPL。在此例如，N-MOS晶体管(在此为第四晶体管Q4)的漏极端子连接到第四二极管D4的阴极。第四二极管D4的阳极连接到第一单线数据总线线路CH。如果集成工艺允许，二极管-晶体管对D3-Q3或D4-Q4的顺序可以颠倒。
当加速信号SU为低时，第四控制线驱动器％L的输出端的电位为高电位，而第三控制线驱动器％H的输出端的电位为低，从而开启第三晶体管Q3和第四晶体管Q4。
当加速信号SU为高时，第四控制线驱动器％L的输出端的电位为低，而第三控制线驱动器％H的输出端的电位为高，从而关断第三晶体管Q3和第四晶体管Q4。
额外驱动器％中的第三晶体管Q3和第四晶体管Q4的开启电阻应高于主驱动器M中的第一晶体管Q1和第二晶体管Q2的开启电阻。以此方式，网络中的其它节点的总线驱动器可以在仲裁阶段期间控制数据总线的单线数据总线，而不会受到额外驱动器％的干扰。
在下文中，将再次列出可在所要求保护的方案中再次找到的本发明的特征。保护范围来自于所要求保护的方案。变形例可以彼此组合。
变形例1：数据总线状态控制的变形例
变形例1涉及用于控制差分数据总线的总线驱动器CANTR，其中，差分数据总线包括第一单线数据总线线路CH和第二单线数据总线线路CL。数据总线可处于显性数据总线状态DBM和隐性数据总线状态RBM。在显性数据总线状态DBM中，总线驱动器将第一电位HP施加到第一单线数据总线CH。通常，除了开关晶体管上的小电压降之外，该第一电位HP基本上对应于相对于参考电位线GND的参考电位的电源电压VCC。
在显性数据总线状态DBM中，总线驱动器将不同于第一电位HP的第二电位LP施加到第二单线数据总线线路CL。通常，除了开关晶体管上的小电压降之外，该第二电位LP基本上对应于参考电位线GND的参考电位。
在隐性数据总线状态RBM中，总线驱动器暂时不驱动第一单线数据总线线路CH。这意味着总线驱动器为高电阻，并基本上不会影响数据总线的单线数据总线线路CH、CL的电位。在此，基本上意味着可以忽略泄露电流等。
在隐性数据总线状态RBM中，总线驱动器暂时不驱动第二单线数据总线线路CL。这意味着总线驱动器为高电阻，并基本上不会影响数据总线的单线数据总线线路CH、CL的电位。在此，基本上意味着可以忽略泄露电流等。
所提出的数据总线驱动器的特征在于，在从显性数据总线状态DBM改变为隐性数据总线状态RBM之后，在隐性数据总线状态RBM中，总线驱动器在有效时间TA内将第四电位MPL施加到第一单线数据总线线路CH，并且在从显性数据总线状态DBM改变为隐性数据总线状态RBM之后，处于隐性数据总线状态RBM的总线驱动器在有效时间TA内将第三电位MPH施加到第二单线数据总线线路CL。在此，第三电位MPH不同于第一电位HP和第二电位LP，并且第三电位MPH的值优选为第一电位HP的值与第二电位LP的值之间的值。第四电位MPL不同于第一电位HP和第二电位LP以及第三电位MPH。第四电位MPL的值优选为第三电位MPH的值和第二电位LP的值之间的值。
在第一子变形例中，有效时间TA不超过数据位持续时间Tbit的70％，这可以确保采样时间点ST的可靠采样。
缩短后的衰减时间T％优选地短于有效时间TA。
优选地，第三电位MPH的值相对于通过将第二电位LP的值加上第一电位HP的值和第二电位LP的值之间的差值的一半而获得的值相差不超过25％和/或不超过10％。
优选地，第三电位MPH的值相对于通过将第二电位LP的值加上第一电位HP的值与第二电位LP的值之间的差值的一半并加上最小电压差MD的绝对值的一半而获得的值相差不超过25％和/或不超过10％。
优选地，第四电位MPL的值相对于通过将第二电位LP的值加上第一电位HP的值与第二电位LP的值之间的差值的一半并减去最小电压差MD的绝对值的一半而获得的值相差不超过25％和/或不超过10％。
变形例2：传输信号状态控制
变形例2涉及用于控制差分数据总线的总线驱动器CANTR，其中，差分数据总线包括第一单线数据总线线路CH和第二单线数据总线线路CL。总线驱动器具有连接到传输信号TX的传送信号输入端。传输信号TX可以具有第一传输信号状态和第二传输信号状态。总线驱动器的第一输出端优选地连接到第一单线数据总线线路CH，并且总线驱动器的第二输出端优选地连接到第二单线数据总线线路CL。总线驱动器CANTR具有第一总线驱动器状态、第二总线驱动器状态和第三总线驱动器状态。当传输信号TX处于第一传输信号状态时，总线驱动器处于第一总线驱动器状态。当传输信号TX处于第二传输信号状态时，并且当传输信号TX先前已在过渡时间点T0执行了从第一传输信号状态到第二传输信号状态的状态过渡，且自该过渡时间点T0起尚未经过有效时间TA时，总线驱动器CANTR处于第三总线驱动器状态。当传输信号TX处于第二传输信号状态时，并且当传输信号TX已在过渡时间点T0执行了从第一传输信号状态到第二传输信号状态的状态过渡，且自该过渡时间点T0起已经过了有效时间TA时，总线驱动器CANTR处于第二总线驱动器状态。
当总线驱动器CANTR处于第一总线驱动器状态时，其将第一电位HP施加到第一单线数据总线线路CH，并且当总线驱动器处于第一总线驱动器状态时，其将第二电位LP施加到第二单线数据总线线路CL。
当总线驱动器CANTR处于第三总线驱动器状态时，其将第四电位MPL施加到第一单线数据总线线路CH，并且当总线驱动器处于第三总线驱动器状态时，其将第三电位MPH施加到第二单线数据总线线路CL。
当总线驱动器CANTR处于第二总线驱动器状态时，其不向第一单线数据总线线路CH施加任何电位，并且当总线驱动器处于第二总线驱动器状态时，其不向第二单线数据总线线路CL施加任何电位。也就是说，在第二总线状态下，其输出端基本上为高电阻。
在此，第一电位HP也不同于第二电位LP、第三电位MPH和第四电位MPL。第三电位MPH也不同于第二电位LP和第四电位MPL。第四电位MPL也不同于第二电位LP。第三电位MPH的值优选为第一电位HP的值和第二电位LP的值之间的值。第四电位MPL的值优选为第三电位MPH的值和第二电位LP的值之间的值。
衰减时间T％优选地小于有效时间TA。
有效时间TA优选地小于数据位持续时间Tbit的70％。
优选地，第三电位MPH的值相对于通过将第二电位LP的值加上第一电位HP的值与第二电位LP的值之间的差值的一半并加上最小电压差MD的绝对值的一半而获得的值相差不超过25％和/或不超过10％。
优选地，第四电位MPL的值相对于通过将第二电位LP的值加上第一电位HP的值与第二电位LP的值之间的差值的一半并减去最小电压差MD的绝对值的一半而获得的值相差不超过25％和/或不超过10％。
变形例3：总线驱动器状态总线控制
变形例3涉及用于控制差分数据总线的总线驱动器CANTR，其中，差分数据总线包括第一单线数据总线线路CH和第二单线数据总线线路CL。总线驱动器CANTR现在包括状态总线输入端。总线驱动器CANTR的状态总线输入端连接到状态总线。状态总线优选地具有第一、第二和第三状态总线状态。总线驱动器CANTR的第一输出端连接到第一单线数据总线线路CH，并且总线驱动器CANTR的第二输出端连接到第二单线数据总线线路CL。总线驱动器CANTR再次具有第一总线驱动器状态、第二总线驱动器状态和第三总线驱动器状态。当状态总线处于第一状态总线状态时，总线驱动器CANTR优选地处于第一总线驱动器状态。当状态总线处于第二状态总线状态时，总线驱动器CANTR优选地处于第二总线驱动器状态。当状态总线处于第三状态总线状态时，总线驱动器CANTR优选地处于第三总线驱动器状态。当总线驱动器CANTR处于第一总线驱动器状态时，其优选地将第一电位HP施加到第一单线数据总线线路CH。当总线驱动器CANTR处于第一总线驱动器状态时，其优选地以类似的方式将第二电位LP施加到第二单线数据总线CL。当总线驱动器处于第三总线驱动器状态时，其将第四电位MPL施加到第一单线数据总线线路CH，并将第三电位MPH施加到第二单线数据总线线路CL。
当总线驱动器CANTR处于第二总线驱动器状态时，其不向第一单线数据总线线路CH和第二单线数据总线线路CL施加任何电位。
第一电位HP再次优选地不同于第二电位LP。
第三电位MPH再次优选地不同于第一电位HP、第二电位LP和第四电位MPL。
第四电位MPH再次优选地不同于第一电位HP和第二电位LP。
第三电位MPH的值优选为第一电位HP的值和第二电位LP的值之间的值。
优选地，第三电位MPH的值相对于通过将第二电位LP的值加上第一电位HP的值与第二电位LP的值之间的差值的一半并加上最小电压差MD的绝对值的一半而获得的值相差不超过25％和/或不超过10％。
优选地，第四电位MPL的值相对于通过将第二电位LP的值加上第一电位HP的值与第二电位LP的值之间的差值的一半并减去最小电压差MD的绝对值的一半而获得的值相差不超过25％和/或不超过10％。
状态总线优选具有传输信号TX和加速信号SU。
该变形例的总线驱动器具有优选的操作方法。其包括以下步骤；
·使总线驱动器在第一总线驱动器状态下操作；
·在总线驱动器在第一总线驱动器状态下的操作在过渡时间点T0结束之后的有效时间TA内，使总线驱动器在第三总线驱动器状态下操作；
·在总线驱动器在第一总线驱动器状态下的操作在过渡时间点T0结束之后并在经过随后的有效时间TA之后，使总线驱动器在第二总线驱动器状态下操作。
优选地，缩短后的衰减时间T％小于有效时间TA，且/或有效时间TA小于数据位持续时间Tbit的70％。
变形例4：传输信号控制的操作
变形例4涉及用于控制差分数据总线的方法。在此，总线驱动器对数据总线的驱动取决于传输信号TX的传输信号状态。传输信号TX可以优选地具有第一传输信号状态和第二传输信号状态。也可以考虑多值逻辑，但在此不再进一步讨论。
差分数据总线包括第一单线数据线CH和第二单线数据线CL。该方法包括以下步骤：
·当传输信号TX处于第一传输信号状态时，将第一电位HP施加到第一单线数据总线线路CH。在此，除了开关两端的寄生电压降之外，第一电位HP通常基本上对应于电源电压线Vcc的电位；
·当传输信号TX处于第一传输信号状态时，将第二电位LP施加到第二单线数据总线线路CL，并且其中第一电位HP不同于第二电位LP。在此，除了开关两端的寄生电压降之外，第二电位LP通常基本上对应于参考电位线GND的电位；
·当传输信号TX处于第二传输信号状态时，并且当传输信号TX已在过渡时间点T0执行了从第一传输信号状态到第二传输信号状态的状态过渡，且自该过渡时间点T0起尚未经过有效时间TA时，将第四电位MPL施加到第一单线数据总线线路CH；
·当传输信号TX处于第二传输信号状态时，并且当传输信号TX已在过渡时间点T0执行了从第一传输信号状态到第二传输信号状态的状态过渡，且自该过渡时间点T0起尚未经过有效时间TA时，将第三电位MPH施加到第二单线数据总线线路CL；
·当传输信号TX处于第二传输信号状态时，并且当传输信号TX已在过渡时间点T0执行了从第一传输信号状态到第二传输信号状态的状态过渡，且自该过渡时间点T0起已经过了有效时间TA时，不向第一单线数据总线线路CH和第二单线数据总线线路CL施加任何电位。
优选地，将第四电位MPL施加到第一单线数据线CH，并且将第三电位MPH施加到第二单线数据线CL，其中，低电阻使得衰减时间T％小于有效时间TA。
有效时间TA优选地小于数据位持续时间Tbit的70％。
优选地，第三电位MPH的值相对于通过将第二电位LP的值加上第一电位HP的值与第二电位LP的值之间的差值的一半并加上最小电压差MD的绝对值的一半而获得的值相差不超过25％和/或不超过10％。
优选地，第四电位MPL的值相对于通过将第二电位LP的值加上第一电位HP的值与第二电位LP的值之间的差值的一半并减去最小电压差MD的绝对值的一半而获得的值相差不超过25％和/或不超过10％。
变形例5：根据被强制的数据总线状态的控制
变形例5涉及用于控制差分数据总线的方法，其中，该方法中可被强制形成在数据总线上的数据总线状态包括显性数据总线状态DBM和隐性数据总线状态RBM。差分数据总线具有第一单线数据线CH和第二单线数据线CL。该方法包括以下步骤：
·当应在数据总线上强制形成显性数据总线状态DBM时，将第一电位HP施加到第一单线数据总线线路CH。在此，除了开关两端的寄生电压降之外，第一电位HP通常基本上对应于电源电压线VCC的电位；
·当应在数据总线上强制形成显性数据总线状态DBM时，将第二电位LP施加到第二单线数据总线线路CL，其中第一电位HP不同于第二电位LP。在此，除了开关两端的寄生电压降之外，第二电位LP通常基本上对应于参考电位线GND的电位；
·当应在数据总线上允许隐性数据总线状态RBM时，并且当已在过渡时间点T0进行了从强制的显性数据总线状态DBM到允许的隐性数据总线状态RBM的过渡，且自该过渡时间点T0起尚未经过有效时间TA时，将第四电位MPL施加到第一单线数据总线线路CH；
·当应在数据总线上允许隐性数据总线状态RBM时，并且当已在过渡时间点T0进行了从强制的显性数据总线状态DBM到允许的隐性数据总线状态RBM的过渡，且自该过渡时间点T0起尚未经过有效时间TA时，将第三电位MPH施加到第二单线数据总线线路CL；
·当应在数据总线上允许隐性数据总线状态RBM时，并且当已在过渡时间点T0进行了从强制的显性数据总线状态DBM到允许的隐性数据总线状态RBM的过渡，且自该过渡时间点T0起已经过了有效时间TA时，不向第一单线数据总线线路CH和第二单线数据总线线路CL施加任何电位。
优选地，将第四电位MPL施加到第一单线数据线CH，并且将第三电位MPH施加到第二单线数据线CL，其中，低电阻使得衰减时间T％小于有效时间TA。
有效时间TA优选地小于数据位持续时间Tbit的70％。
优选地，第三电位MPH的值相对于通过将第二电位LP的值加上第一电位HP的值与第二电位LP的值之间的差值的一半并加上最小电压差MD的绝对值的一半而获得的值相差不超过25％和/或不超过10％。
优选地，第四电位MPL的值相对于通过将第二电位LP的值加上第一电位HP的值与第二电位LP的值之间的差值的一半并减去最小电压差MD的绝对值的一半而获得的值相差不超过25％和/或不超过10％。
变形例6：额外的第二电压源
变形例6涉及用于控制差分数据总线的总线驱动器CANTR，其中，差分数据总线包括第一单线数据总线线路CH和第二单线数据总线线路CL。数据总线可以处于显性数据总线状态DBM和隐性数据总线状态RBM。总线驱动器CANTR包括尤其为第一电压调节器和/或电压转换器的第一电压源，该第一电压调节器和/或电压转换器具有基本上处于第一电位HP的第一电源电压线和基本上处于第二电位LP的第二电源电压线之间的操作电压，在本发明的意义上，该第一电压源可以被解释为设置和输出以供总线驱动器使用。
在显性数据总线状态DBM中，总线驱动器CANTR将第一电位HP施加到第一单线数据总线线路CH，除了所述的寄生电压降之外，该第一电位基本上对应于电源电位Vcc，并且将第二电位LP施加到第二单线数据总线线路CL，除了所述的寄生电压降之外，该第二电位LP基本上对应于参考电位线GND的参考电位，并且不同于第一电位HP。
在隐性数据总线状态RBM中，总线驱动器CANTR暂时地不驱动第一单线数据总线线路CH和第二单线数据总线线路CL。
根据变形例6的总线驱动器CANTR的特征在于，总线驱动器CANTR具有第二电压源，第二电压源产生基本上处于第三电位MPH的第一中间电压，并且总线驱动器CANTR具有第三电压源，第三电压源产生基本上处于第四电位MPL的第二中间电压。
在从显性数据总线状态DBM改变为隐性数据总线状态RBM之后，在隐性数据总线状态RBM中，总线驱动器CANTR在有效时间TA内将第一单线数据总线线路CH施加第四电位MPL，并在有效时间TA内将第二单线数据总线线路CL施加第三电位MPH。第三电位MPH优选为不同于第一电位HP、第二电位LP和第四电位MPL。第四电位MPL优选为不同于第一电位HP和第二电位LP。第三电位MPH的值优选为第一电位HP的值和第二电位LP的值之间的值。第四电位MPL的值优选为第三电位MPH的值和第二电位LP的值之间的值。
有效时间TA优选为不大于数据位持续时间Tbit的70％。
衰减时间T％优选地在时间上短于有效时间TA。
优选地，第三电位MPH的值相对于通过将第二电位LP的值加上第一电位HP的值与第二电位LP的值之间的差值的一半并加上最小电压差MD的绝对值的一半而获得的值相差不超过25％和/或不超过10％。
优选地，第四电位MPL的值相对于通过将第二电位LP的值加上第一电位HP的值与第二电位LP的值之间的差值的一半并减去最小电压差MD的绝对值的一半而获得的值相差不超过25％和/或不超过10％。
变形例7：具有电压源的传输线状态控制
变形例7涉及用于控制差分数据总线的总线驱动器CANTR，其中，差分数据总线包括第一单线数据总线线路CH和第二单线数据总线线路CL。总线驱动器CANTR优选地再次具有传输信号输入端。总线驱动器CANTR的传输信号输入端优选地连接到传输信号TX。传输信号TX具有第一传输信号状态和第二传输信号状态。多值信号是可能的。总线驱动器CANTR包括尤其为第一电压调节器和/或电压转换器的第一电压源，该第一电压源具有基本上处于第一电位HP的第一电源电压线和基本上处于第二电位LP的第二电源电压线之间的操作电压并因此将其提供到总线驱动器以用于其操作。总线驱动器CANTR的第一输出端连接到第一单线数据总线线路CH，且总线驱动器CANTR的第二输出端连接到第二单线数据总线线路CL。总线驱动器CANTR可以具有第一总线驱动器状态和第二总线驱动器状态。当传输信号TX处于第一传输信号状态时，总线驱动器CANTR处于第一总线驱动器状态。然后，当总线驱动器CANTR处于第一总线驱动器状态时，其将第一电位HP施加到第一单线数据总线线路CH，并将第二电位LP施加到第二单线数据总线线路CL。当总线驱动器CANTR处于第二总线驱动器状态时，其不向第一单线数据总线线路CH和第二单线数据总线线路CL施加任何电位。
第二电位LP不同于第一电位HP。
该变形例的总线驱动器CANTR的特征在于，总线驱动器CANTR具有第三总线驱动器状态，并且当传输信号TX处于第二传输信号状态时，并且当传输信号TX已在过渡时间点T0执行了从第一传输信号状态到第二传输信号状态的状态过渡，且自该过渡时间点T0起尚未经过有效时间TA时，总线驱动器CANTR处于第三总线驱动器状态。为了可靠地将第三总线驱动器状态与第二总线驱动器状态区分开，将限制第二总线驱动器状态。因此，仅当传输信号TX处于第二传输信号状态时，并且当传输信号TX已在过渡时间点T0执行了从第一传输信号状态到第二传输信号状态的状态过渡，且自该过渡时间点T0起已经过了有效时间TA时，总线驱动器CANTR才处于第二总线驱动器状态。
该变形例的总线驱动器的特征还在于，总线驱动器CANTR具有第二电压源，该第二电压源产生基本上处于第三电位MPH的第一中间电压，并且总线驱动器CANTR具有第三电压源，该第三电压源产生基本上处于第四电位MPL的第二中间电压。
总线驱动器CANTR处于第三总线驱动器状态时，其将第四电位MPL施加到第一单线数据总线线路CH。总线驱动器CANTR处于第三总线驱动器状态时，其将第三电位MPH施加到第二单线数据总线线路CL。
第三电位MPH优选地不同于第一电位HP、第二电位LP和第四电位MPL。第四电位MPL优选地不同于第一电位HP和第二电位LP。第三电位MPH的值优选为第一电位HP的值和第二电位LP的值之间的值。第四电位MPL的值优选为第三电位MPH的值和第二电位LP的值之间的值。
优选地，总线驱动器CANTR适合于并用于如下情形：缩短后的衰减时间T％短于有效时间TA。这是例如通过其输出端在第三操作状态下具有足够低的电阻来确保。
有效时间TA优选地小于数据位持续时间Tbit的70％。
优选地，第三电位MPH的值相对于通过将第二电位LP的值加上第一电位HP的值与第二电位LP的值之间的差值的一半并加上最小电压差MD的绝对值的一半而获得的值相差不超过25％和/或不超过10％。
优选地，第四电位MPL的值相对于通过将第二电位LP的值加上第一电位HP的值与第二电位LP的值之间的差值的一半并减去最小电压差MD的绝对值的一半而获得的值相差不超过25％和/或不超过10％。
优点
至少在一些实施例中，这种总线驱动器实现了比现有技术的装置明显更高的数据速率。但优点不限于此。因此，本发明能够进一步提高收发器的构造速率。与US 9 606 948B2的技术教导相反，本发明是实用的。
附图标记列表
％ 额外的驱动器或额外驱动器
％H 第三控制线驱动器
％L 第四控制线驱动器
Bit0 第零个数据位
Bit1 第一个数据位
Bit2 第二个数据位
Bit3 第三个数据位
CANCTR CAN控制器
CANTR CAN收发器或总线驱动器
C1H 第一电容
C2H 第二电容
CH 差分数据总线的第一单线数据线。在显性数据总线阶段DBM中，总线驱动器在低电阻的情况下将第一单线数据线拉取到第一电位VDD。在隐性数据总线阶段RBM中，现有技术中的外部电路在高电阻的情况下将第一单线数据总线线路再次拉取到中间电位MP。
CL 差分数据总线的第二单线数据线。在显性数据总线阶段DBM中，总线驱动器在低电阻的情况下将第二单线数据线拉到第二电位GND。在隐性数据总线阶段RBM中，现有技术中的外部电路在高电阻的情况下将第二单线数据总线线路再次拉取到中间电位MP。
D1 第一二极管
D2 第二二极管
D3 第三二极管
D4 第四二极管
DBM 显性数据总线阶段。在该阶段中，总线驱动器应在低电阻的情况下将第一单线数据总线线路CH的电位驱动到第一电位HP，并且总线驱动器在低电阻的情况下将第二单线数据总线线路CL的电位驱动到第二电位LP
FDCTR FD控制器
GND 参考电位线
HP 第一电位。第一电位优选地等于正电源电压线VDD的电位
LP 第二电位。第二电位优选地等于负电源电压线GND的电位
μC 微型计算机或计算机系统
M 主驱动器
MH 第一控制线驱动器
ML 第二控制线驱动器
MD 最小电压差的绝对值。在本发说明书中，最小电压差的绝对值被假定为大于零以避免无限的衰减时间(T％)。
MPH 第三电位
MPL 第四电位
QG1 第一晶体管Q1的第一控制端子
QG2 第二晶体管Q2的第二控制端子
QG3 第三晶体管Q3的第三控制端子
QG4 第四晶体管Q4的第四控制端子
RBM 隐性数据总线阶段。在该阶段中，第一单线数据总线线路CH的电位和第二单线数据总线线路CL的电位应处于中间电位MP。在现有技术中，该中间电位通过外部电路被确定为高电阻，从而可以被重写。
RH 第一电阻
RL 第二电阻
ST 采样时间点
SU 加速线
SUL 加速逻辑
T％ 缩短后的衰减时间
T0 过渡时间点
TA 有效时间
Tbit 数据位持续时间
Tdecay 衰减时间
TX 传输信号
引用文献列表
EP 2 635 971 B1；US 9 606 948 B2；EP 3 217 602 B1

Claims (32)

1.一种用于控制差分数据总线的总线驱动器(CANTR)，
其中，所述差分数据总线包括第一单线数据总线线路(CH)和第二单线数据总线线路(CL)，并且
其中，所述数据总线能够处于显性数据总线状态(DBM)和隐性数据总线状态(RBM)，并且
其中，在所述显性数据总线状态(DBM)中，所述总线驱动器(CANTR)向所述第一单线数据总线线路(CH)施加第一电位(HP)，并且
其中，在所述显性数据总线状态(DBM)中，所述总线驱动器(CANTR)向所述第二单线数据总线线路(CL)施加与所述第一电位(HP)不同的第二电位(LP)，并且
其中，在所述隐性数据总线状态(RBM)中，所述总线驱动器(CANTR)暂时不驱动所述第一单线数据总线线路(CH)，并且
其中，在所述隐性数据总线状态(RBM)中，所述总线驱动器(CANTR)暂时不驱动所述第二单线数据总线线路(CL)，
其中，在从所述显性数据总线状态(DBM)改变为所述隐性数据总线状态(RBM)之后，在所述隐性数据总线状态(RBM)中，所述总线驱动器(CANTR)在有效时间(TA)内向所述第一单线数据总线线路(CH)施加第四电位(MPL)，并且
其特征在于，
在从所述显性数据总线状态(DBM)改变为所述隐性数据总线状态(RBM)之后，在所述隐性数据总线状态(RBM)中，所述总线驱动器(CANTR)在所述有效时间(TA)内向所述第二单线数据总线(CL)施加第三电位(MPH)，并且
所述第三电位(MPH)不同于所述第一电位(HP)且不同于所述第二电位(LP)，并且
所述第四电位(MPL)不同于所述第一电位(HP)，不同于所述第二电位(LP)，且不同于所述第三电位(MPH)，并且
所述第三电位(MPH)的值位于所述第一电位(HP)的值和所述第二电位(LP)的值之间，并且
所述第四电位(MPL)的值位于所述第二电位(LP)的值和所述第三电位(MPH)的值之间。
2.根据权利要求1所述的总线驱动器(CANTR)，其特征在于，
所述有效时间(TA)不超过数据位持续时间(Tbit)的70%。
3.根据权利要求1或2所述的总线驱动器(CANTR)，
其中，所述第三电位(MPH)的值相对于通过将所述第二电位的值加上所述第一电位(HP)的值和所述第二电位(LP)的值之间的差值的一半并加上最小电压差(MD)的绝对值的一半获得的值相差不超过25%，并且
其中，所述最小电压差(MD)的绝对值能够下降成低于所述第一单线数据总线线路(CH)的电位和所述第二单线数据总线线路(CL)的电位之间的电压差。
4.根据权利要求1或2所述的总线驱动器(CANTR)，
其中，所述第三电位(MPH)的值相对于通过将所述第二电位的值加上所述第一电位(HP)的值和所述第二电位(LP)的值之间的差值的一半并加上最小电压差(MD)的绝对值的一半获得的值相差不超过10%，并且
其中，所述最小电压差(MD)的绝对值能够下降成低于所述第一单线数据总线线路(CH)的电位和所述第二单线数据总线线路(CL)的电位之间的电压差。
5.根据项权利要求1或2所述的总线驱动器(CANTR)，
其中，所述第四电位(MPL)的值相对于通过将所述第二电位的值加上所述第一电位(HP)的值和所述第二电位(LP)的值之间的差值的一半并减去最小电压差(MD)的绝对值的一半而获得的值相差不超过25%，并且
其中，所述最小电压差(MD)的绝对值能够下降成低于所述第一单线数据总线线路(CH)的电位和所述第二单线数据总线线路(CL)的电位之间的电压差。
6.根据项权利要求1或2所述的总线驱动器(CANTR)，
其中，所述第四电位(MPL)的值相对于通过将所述第二电位的值加上所述第一电位(HP)的值和所述第二电位(LP)的值之间的差值的一半并减去最小电压差(MD)的绝对值的一半而获得的值相差不超过10%，并且
其中，所述最小电压差(MD)的绝对值能够下降成低于所述第一单线数据总线线路(CH)的电位和所述第二单线数据总线线路(CL)的电位之间的电压差。
7.一种用于控制差分数据总线的总线驱动器(CANTR)，
其中，所述差分数据总线包括第一单线数据总线线路(CH)和第二单线数据总线线路(CL)，并且
其中，所述总线驱动器(CANTR)具有传输信号输入端，并且
其中，所述总线驱动器(CANTR)的所述传输信号输入端被输入传输信号(TX)，并且
其中，所述传输信号(TX)能够具有第一传输信号状态，并且
其中，所述传输信号(TX)能够具有第二传输信号状态，并且
其中，所述总线驱动器(CANTR)的第一输出端连接到所述第一单线数据总线线路(CH)，并且
其中，所述总线驱动器(CANTR)的第二输出端连接到所述第二单线数据总线线路(CL)，并且
其中，所述总线驱动器(CANTR)具有第一总线驱动器状态、第二总线驱动器状态和第三总线驱动器状态，并且
其中，当所述传输信号(TX)处于所述第一传输信号状态时，所述总线驱动器(CANTR)处于所述第一总线驱动器状态，并且
其中，当所述传输信号(TX)处于所述第二传输信号状态时，并且当所述传输信号(TX)在过渡时间点(T0)已执行了从所述第一传输信号状态到所述第二传输信号状态的状态过渡时，并且当自所述过渡时间点(T0)起尚未经过有效时间(TA)时，所述总线驱动器(CANTR)处于所述第三总线驱动器状态，并且
其中，当所述传输信号(TX)处于所述第二传输信号状态，并且当所述传输信号(TX)在所述过渡时间点(T0)已执行了从所述第一传输信号状态到所述第二传输信号状态的状态过渡时，并且当自所述过渡时间点(T0)起已经过所述有效时间(TA)时，所述总线驱动器(CANTR)处于所述第二总线驱动器状态，并且
其中，当处于所述第一总线驱动器状态时，所述总线驱动器(CANTR)向所述第一单线数据总线线路(CH)施加第一电位(HP)，以及
其中，当处于所述第一总线驱动器状态时，所述总线驱动器(CANTR)向所述第二单线数据总线线路(CL)施加第二电位(LP)，并且
其中，当处于所述第三总线驱动器状态时，所述总线驱动器(CANTR)向所述第一单线数据总线线路(CH)施加第四电位(MPL)，并且
其中，当处于所述第三总线驱动器状态时，所述总线驱动器(CANTR)向所述第二单线数据总线线路(CL)施加第三电位(MPH)，并且
其中，当处于所述第二总线驱动器状态时，所述总线驱动器(CANTR)不向所述第一单线数据总线线路(CH)施加电位，以及
其中，当处于所述第二总线驱动器状态时，所述总线驱动器(CANTR)不向所述第二单线数据总线线路(CL)施加电位，并且
其中，所述第一电位(HP)不同于所述第二电位(LP)，并且
其中，所述第三电位(MPH)不同于所述第一电位(HP)，并且
其中，所述第三电位(MPH)不同于所述第二电位(LP)，并且
其中，所述第四电位(MPL)不同于所述第一电位(HP)，并且
其中，所述第四电位(MPL)不同于所述第二电位(LP)，并且
其中，所述第四电位(MPL)不同于所述第三电位(MPH)，并且
其中，所述第三电位(MPH)的值位于所述第一电位(HP)的值和所述第二电位(LP)的值之间，并且
其中，所述第四电位(MPL)的值位于所述第三电位(MPH)的值和所述第二电位(LP)的值之间。
8.根据权利要求7所述的总线驱动器(CANTR)，
其中，所述有效时间(TA)小于数据位持续时间(Tbit)的70%。
9.根据权利要求7或8所述的总线驱动器(CANTR)，
其中，所述第三电位(MPH)的值相对于通过将所述第二电位的值加上所述第一电位(HP)的值和所述第二电位(LP)的值之间的差值的一半并加上最小电压差(MD)的绝对值的一半而获得的值相差不超过25%，并且
其中，所述最小电压差(MD)的绝对值能够下降成低于所述第一单线数据总线线路(CH)的电位和所述第二单线数据总线线路(CL)的电位之间的电压差。
10.根据权利要求7或8所述的总线驱动器(CANTR)，
其中，所述第三电位(MPH)的值相对于通过将所述第二电位的值加上所述第一电位(HP)的值和所述第二电位(LP)的值之间的差值的一半并加上最小电压差(MD)的绝对值的一半而获得的值相差不超过10%，并且
其中，所述最小电压差(MD)的绝对值能够下降成低于所述第一单线数据总线线路(CH)的电位和所述第二单线数据总线线路(CL)的电位之间的电压差。
11.根据权利要求7或8所述的总线驱动器(CANTR)，
其中，所述第四电位(MPL)的值相对于通过将所述第二电位的值加上所述第一电位(HP)的值和所述第二电位(LP)的值之间的差值的一半并减去最小电压差(MD)的绝对值的一半而获得的值相差不超过25%，并且
其中，所述最小电压差(MD)的绝对值能够下降成低于所述第一单线数据总线线路(CH)的电位和所述第二单线数据总线线路(CL)的电位之间的电压差。
12.根据权利要求7或8所述的总线驱动器(CANTR)，
其中，所述第四电位(MPL)的值相对于通过将所述第二电位的值加上所述第一电位(HP)的值和所述第二电位(LP)的值之间的差值的一半并减去最小电压差(MD)的绝对值的一半而获得的值相差不超过10%，并且
其中，所述最小电压差(MD)的绝对值能够下降成低于所述第一单线数据总线线路(CH)的电位和所述第二单线数据总线线路(CL)的电位之间的电压差。
13.一种用于控制差分数据总线的总线驱动器(CANTR)，
其中，所述差分数据总线包括第一单线数据总线线路(CH)和第二单线数据总线线路(CL)，并且
其中，所述总线驱动器(CANTR)具有状态总线输入端，并且
其中，所述总线驱动器(CANTR)的所述状态总线输入端连接到状态总线，并且
其中，所述状态总线能够具有第一状态总线状态，并且
其中，所述状态总线能够具有第二状态总线状态，并且
其中，所述状态总线能够具有第三状态总线状态，并且
其中，所述总线驱动器(CANTR)的第一输出端连接到所述第一单线数据总线线路(CH)，并且
其中，所述总线驱动器(CANTR)的第二输出端连接到所述第二单线数据总线线路(CL)，并且
其中，所述总线驱动器(CANTR)具有第一总线驱动器状态、第二总线驱动器状态和第三总线驱动器状态，并且
其中，当所述状态总线处于所述第一状态总线状态时，所述总线驱动器(CANTR)处于所述第一总线驱动器状态，并且
其中，当所述状态总线处于所述第二状态总线状态时，所述总线驱动器(CANTR)处于所述第二总线驱动器状态，并且
其中，当所述状态总线处于所述第三状态总线状态时，所述总线驱动器(CANTR)处于所述第三总线驱动器状态，并且
其中，当处于所述第一总线驱动器状态时，所述总线驱动器(CANTR)向所述第一单线数据总线线路(CH)施加第一电位(HP)，以及
其中，当处于所述第一总线驱动器状态时，所述总线驱动器(CANTR)向所述第二单线数据总线线路(CL)施加第二电位(LP)，并且
其中，当处于所述第三总线驱动器状态时，所述总线驱动器(CANTR)向所述第一单线数据总线线路(CH)施加第四电位(MPL)，以及
其中，当处于所述第三总线驱动器状态时，所述总线驱动器(CANTR)向所述第二单线数据总线线路(CL)施加第三电位(MPH)，并且
其中，当处于所述第二总线驱动器状态时，所述总线驱动器(CANTR)不向所述第一单线数据总线线路(CH)施加电位，并且
其中，当处于所述第二总线驱动器状态时，所述总线驱动器(CANTR)不向所述第二单线数据总线线路(CL)施加电位，并且
其中，所述第一电位(HP)不同于所述第二电位(LP)，并且
其中，所述第三电位(MPH)不同于所述第一电位(HP)，并且
其中，所述第三电位(MPH)不同于所述第二电位(LP)，并且
其中，所述第四电位(MPL)不同于所述第一电位(HP)，并且
其中，所述第四电位(MPL)不同于所述第二电位(LP)，并且
其中，所述第四电位(MPL)不同于所述第三电位(MPH)，并且
其中，所述第三电位(MPH)的值处于所述第一电位(HP)的值和所述第二电位(LP)的值之间，并且
其中，所述第四电位(MPL)的值处于所述第三电位(MPH)的值和所述第二电位(LP)的值之间。
14.根据权利要求13所述的总线驱动器(CANTR)，
其中，所述第三电位(MPH)的值相对于通过将所述第二电位的值加上所述第一电位(HP)的值和所述第二电位(LP)的值之间的差值的一半并加上最小电压差(MD)的绝对值的一半而获得的值相差不超过25%，并且
其中，所述最小电压差(MD)的绝对值能够下降成低于所述第一单线数据总线线路(CH)的电位和所述第二单线数据总线线路(CL)的电位之间的电压差。
15.根据权利要求13所述的总线驱动器(CANTR)，
其中，所述第三电位(MPH)的值相对于通过将所述第二电位的值加上所述第一电位(HP)的值和所述第二电位(LP)的值之间的差值的一半并加上最小电压差(MD)的绝对值的一半而获得的值相差不超过10%，并且
其中，所述最小电压差(MD)的绝对值能够下降成低于所述第一单线数据总线线路(CH)的电位和所述第二单线数据总线线路(CL)的电位之间的电压差。
16.根据权利要求13或14所述的总线驱动器(CANTR)，
其中，所述第四电位(MPL)的值相对于通过将所述第二电位的值加上所述第一电位(HP)的值和所述第二电位(LP)的值之间的差值的一半并减去最小电压差(MD)的绝对值的一半而获得的值相差不超过25%，并且
其中，所述最小电压差(MD)的绝对值能够下降成低于所述第一单线数据总线线路(CH)的电位和所述第二单线数据总线线路(CL)的电位之间的电压差。
17.根据权利要求13或14所述的总线驱动器(CANTR)，
其中，所述第四电位(MPL)的值相对于通过将所述第二电位的值加上所述第一电位(HP)的值和所述第二电位(LP)的值之间的差值的一半并减去最小电压差(MD)的绝对值的一半而获得的值相差不超过10%，并且
其中，所述最小电压差(MD)的绝对值能够下降成低于所述第一单线数据总线线路(CH)的电位和所述第二单线数据总线线路(CL)的电位之间的电压差。
18.根据权利要求13或14所述的总线驱动器(CANTR)，
其中，所述状态总线具有传输信号(TX)和加速信号(SU)。
19.一种用于操作根据权利要求13至18中任一项所述的总线驱动器(CANTR)的方法，包括以下步骤：
使所述总线驱动器(CANTR)在所述第一总线驱动器状态下操作；
在所述总线驱动器(CANTR)在过渡时间点(T0)结束在所述第一总线驱动器状态下的操作之后，在有效时间(TA)内使所述总线驱动器(CANTR)在所述第三总线驱动器状态下操作；
在所述总线驱动器(CANTR)在所述过渡时间点(T0)结束在所述第一总线驱动器状态下的操作之后且在经过随后的所述有效时间(TA)之后，使所述总线驱动器(CANTR)在所述第二总线驱动器状态下操作。
20.根据权利要求19所述的方法，
其中，所述有效时间(TA)小于数据位持续时间(Tbit)的70%。
21.一种用于控制差分数据总线的总线驱动器(CANTR)，
其中，所述差分数据总线包括第一单线数据总线线路(CH)和第二单线数据总线线路(CL)，并且
其中，所述数据总线能够处于显性数据总线状态(DBM)和隐性数据总线状态(RBM)，并且
其中，所述总线驱动器(CANTR)包括第一电压源，所述第一电压源具有处于第一电位(HP)的第一电源电压线和处于第二电位(LP)的第二电源电压线之间的操作电压，并且
其中，在所述显性数据总线状态(DBM)中，所述总线驱动器(CANTR)将所述第一单线数据总线线路(CH)施加所述第一电位(HP)，并且
其中，在所述显性数据总线状态(DBM)中，所述总线驱动器(CANTR)将所述第二单线数据总线线路(CL)施加不同于所述第一电位(HP)的所述第二电位(LP)，并且
其中，在所述隐性数据总线状态(RBM)中，所述总线驱动器(CANTR)暂时不驱动所述第一单线数据总线线路(CH)，以及
其中，在所述隐性数据总线状态(RBM)中，所述总线驱动器(CANTR)暂时不驱动所述第二单线数据总线线路(CL)，
其特征在于，
所述总线驱动器(CANTR)具有第二电压源，所述第二电压源产生处于第三电位(MPH)的第一中间电压，并且
所述总线驱动器(CANTR)具有第三电压源，所述第三电压源产生处于第四电位(MPL)的第二中间电压，并且
在从所述显性数据总线状态(DBM)改变为所述隐性数据总线状态(RBM)之后，在所述隐性数据总线状态(RBM)中，所述总线驱动器(CANTR)在有效时间(TA)内向所述第一单线数据总线线路(CH)施加所述第四电位(MPL)，并且
在从所述显性数据总线状态(DBM)改变为所述隐性数据总线状态(RBM)之后，在所述隐性数据总线状态(RBM)中，所述总线驱动器(CANTR)在所述有效时间(TA)内向所述第二单线数据总线线路(CL)施加所述第三电位(MPH)，并且
所述第三电位(MPH)不同于所述第一电位(HP)，且不同于所述第二电位(LP)，并且
所述第四电位(MPL)不同于所述第一电位(HP)，不同于所述第二电位(LP)，且不同于所述第三电位(MPH)，并且
所述第三电位(MPH)的值位于所述第一电位(HP)的值和所述第二电位(LP)的值之间，并且
所述第四电位(MPL)的值位于所述第三电位(MPH)的值和所述第二电位(LP)的值之间。
22.根据权利要求21所述的总线驱动器(CANTR)，其特征在于，
所述有效时间(TA)不超过数据位持续时间(Tbit)的70%。
23.根据权利要求21或22所述的总线驱动器(CANTR)，
其中，所述第三电位(MPH)的值相对于通过将所述第二电位的值加上所述第一电位(HP)的值和所述第二电位(LP)的值之间的差值的一半并加上最小电压差(MD)的绝对值的一半而获得的值相差不超过25%，并且
其中，所述最小电压差(MD)的绝对值能够下降成低于所述第一单线数据总线线路(CH)的电位和所述第二单线数据总线线路(CL)的电位之间的电压差。
24.根据权利要求21或22所述的总线驱动器(CANTR)，
其中，所述第三电位(MPH)的值相对于通过将所述第二电位的值加上所述第一电位(HP)的值和所述第二电位(LP)的值之间的差值的一半并加上最小电压差(MD)的绝对值的一半而获得的值相差不超过10%，并且
其中，所述最小电压差(MD)的绝对值能够下降成低于所述第一单线数据总线线路(CH)的电位和所述第二单线数据总线线路(CL)的电位之间的电压差。
25.根据权利要求21或22所述的总线驱动器(CANTR)，
其中，所述第四电位(MPL)的值相对于通过将所述第二电位的值加上所述第一电位(HP)的值和所述第二电位(LP)的值之间的差值的一半并减去最小电压差(MD)的绝对值的一半而获得的值相差不超过25%，并且
其中，所述最小电压差(MD)的绝对值能够下降成低于所述第一单线数据总线线路(CH)的电位和所述第二单线数据总线线路(CL)的电位之间的电压差。
26.根据权利要求21或22所述的总线驱动器(CANTR)，
其中，所述第四电位(MPL)的值相对于通过将所述第二电位的值加上所述第一电位(HP)的值和所述第二电位(LP)的值之间的差值的一半并减去最小电压差(MD)的绝对值的一半而获得的值相差不超过10%，并且
其中，所述最小电压差(MD)的绝对值能够下降成低于所述第一单线数据总线线路(CH)的电位和所述第二单线数据总线线路(CL)的电位之间的电压差。
27.一种用于控制差分数据总线的总线驱动器(CANTR)，
其中，所述差分数据总线包括第一单线数据总线线路(CH)和第二单线数据总线线路(CL)，并且
其中，所述总线驱动器(CANTR)具有传输信号输入端，并且
其中，所述总线驱动器(CANTR)的所述传输信号输入端被输入传输信号(TX)，并且
其中，所述传输信号(TX)能够具有第一传输信号状态，并且
其中，所述传输信号(TX)能够具有第二传输信号状态，并且
其中，所述总线驱动器(CANTR)包括第一电压源，所述第一电压源具有处于第一电位(HP)的第一电源电压线和处于第二电位(LP)的第二电源电压线之间的操作电压，并且
其中，所述总线驱动器(CANTR)的第一输出端连接到所述第一单线数据总线线路(CH)，并且
其中，所述总线驱动器(CANTR)的第二输出端连接到所述第二单线数据总线线路(CL)，并且
其中，所述总线驱动器(CANTR)具有第一总线驱动器状态和第二总线驱动器状态，并且
其中，当所述传输信号(TX)处于所述第一传输信号状态时，所述总线驱动器(CANTR)处于所述第一总线驱动器状态，并且
其中，当处于所述第一总线驱动器状态时，所述总线驱动器(CANTR)向所述第一单线数据总线线路(CH)施加所述第一电位(HP)，以及
其中，当处于所述第一总线驱动器状态时，所述总线驱动器(CANTR)向所述第二单线数据总线线路(CL)施加所述第二电位(LP)，并且
其中，当处于第二总线驱动器状态时，所述总线驱动器(CANTR)不向所述第一单线数据总线线路(CH)施加电位，并且
其中，当处于第二总线驱动器状态时，所述总线驱动器(CANTR)不向所述第二单线数据总线线路(CL)施加电位，以及
其中，所述第二电位(LP)不同于所述第一电位(HP)，
其特征在于，
所述总线驱动器(CANTR)具有第三总线驱动器状态，并且
当所述传输信号(TX)处于所述第二传输信号状态时，并且当所述传输信号(TX)在过渡时间点(T0)已执行了从所述第一传输信号状态到所述第二传输信号状态的状态过渡时，并且当自所述过渡时间点(T0)起尚未经过有效时间(TA)时，所述总线驱动器(CANTR)处于所述第三总线驱动器状态，并且
当所述传输信号(TX)处于所述第二传输信号状态时，并且当所述传输信号(TX)在所述过渡时间点(T0)已执行了从所述第一传输信号状态到所述第二传输信号状态的状态过渡时，并且当自所述过渡时间点(T0)起已经过了所述有效时间(TA)时，所述总线驱动器(CANTR)处于所述第二总线驱动器状态，并且
所述总线驱动器(CANTR)具有第二电压源，所述第二电压源产生处于第三电位(MPH)的第一中间电压，并且
所述总线驱动器(CANTR)具有第三电压源，所述第三电压源产生处于第四电位(MPL)的第二中间电压，并且
当处于所述第三总线驱动器状态时，所述总线驱动器(CANTR)向所述第一单线数据总线线路(CH)施加所述第四电位(MPL)，以及
当处于所述第三总线驱动器状态时，所述总线驱动器(CANTR)向所述第二单线数据总线线路(CL)施加所述第三电位(MPH)，并且
所述第三电位(MPH)不同于所述第一电位(HP)且不同于所述第二电位(LP)，并且
所述第四电位(MPL)不同于所述第一电位(HP)，不同于所述第二电位(LP)，且不同于所述第三电位(MPH)，并且
所述第三电位(MPH)的值位于所述第一电位(HP)的值和所述第二电位(LP)的值之间，并且
所述第四电位(MPL)的值位于所述第三电位(MPH)的值和所述第二电位(LP)的值之间。
28.根据权利要求27所述的总线驱动器，
其中，所述有效时间(TA)小于数据位持续时间(Tbit)的70%。
29.根据权利要求27或28所述的总线驱动器(CANTR)，
其中，所述第三电位(MPH)的值相对于通过将所述第二电位的值加上所述第一电位(HP)的值和所述第二电位(LP)的值之间的差值的一半并加上最小电压差(MD)的绝对值的一半而获得的值相差不超过25%，并且
其中，所述最小电压差(MD)的绝对值能够下降成低于所述第一单线数据总线线路(CH)的电位和所述第二单线数据总线线路(CL)的电位之间的电压差。
30.根据权利要求27或28所述的总线驱动器(CANTR)，
其中，所述第三电位(MPH)的值相对于通过将所述第二电位的值加上所述第一电位(HP)的值和所述第二电位(LP)的值之间的差值的一半并加上最小电压差(MD)的绝对值的一半而获得的值相差不超过10%，并且
其中，所述最小电压差(MD)的绝对值能够下降成低于所述第一单线数据总线线路(CH)的电位和所述第二单线数据总线线路(CL)的电位之间的电压差。
31.根据权利要求27或28所述的总线驱动器(CANTR)，
其中，所述第四电位(MPL)的值相对于通过将所述第二电位的值加上所述第一电位(HP)的值和所述第二电位(LP)的值之间的差值的一半并减去最小电压差(MD)的绝对值的一半而获得的值相差不超过25%，并且
其中，所述最小电压差(MD)的绝对值能够下降成低于所述第一单线数据总线线路(CH)的电位和所述第二单线数据总线线路(CL)的电位之间的电压差。
32.根据权利要求27或28所述的总线驱动器(CANTR)，
其中，所述第四电位(MPL)的值相对于通过将所述第二电位的值加上所述第一电位(HP)的值和所述第二电位(LP)的值之间的差值的一半并减去最小电压差(MD)的绝对值的一半而获得的值相差不超过10%，并且
其中，所述最小电压差(MD)的绝对值能够下降成低于所述第一单线数据总线线路(CH)的电位和所述第二单线数据总线线路(CL)的电位之间的电压差。
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DE102019125536.8 2019-09-23
DE102019125546.5A DE102019125546B4 (de) 2019-09-23 2019-09-23 Bus-Treiber für CAN-Busse mit einem zustandsbusgesteuerten, beschleunigten Übergang vom dominanten zum rezessiven Datenbuszustand
DE102019125546.5 2019-09-23
DE102019125548.1A DE102019125548B4 (de) 2019-09-23 2019-09-23 Bus-Treiber für CAN-Busse mit einem datenbuszustandsgesteuerten beschleunigten Übergang vom dominanten zum rezessiven Datenbuszustand
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021200081A1 (de) * 2021-01-07 2022-07-07 Robert Bosch Gesellschaft mit beschränkter Haftung Kommunikationssteuereinrichtung für eine Teilnehmerstation für ein serielles Bussystem und Verfahren zur Kommunikation in einem seriellen Bussystem

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102177687A (zh) * 2008-10-09 2011-09-07 Nxp股份有限公司 总线驱动器电路
CN103282895A (zh) * 2010-11-05 2013-09-04 罗伯特·博世有限公司 以高数据率串行传输数据的装置和方法
CN104731742A (zh) * 2013-12-18 2015-06-24 英飞凌科技股份有限公司 具有改进的转变速度的总线驱动器电路
EP3217602A1 (en) * 2016-03-11 2017-09-13 Nxp B.V. A push pull ringing suppression circuit
DE102017213833A1 (de) * 2017-08-08 2019-02-14 Robert Bosch Gmbh Sende-/Empfangseinrichtung für ein Bussystem und Verfahren zur Reduzierung einer Schwingneigung beim Übergang zwischen unterschiedlichen Bitzuständen
CN109426196A (zh) * 2017-08-19 2019-03-05 恩智浦有限公司 控制器局域网（can）装置和用于操作can装置的方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10134584B4 (de) * 2001-07-17 2005-12-08 Siemens Ag Bussystem und Verfahren zum Austausch von Daten
US7236034B2 (en) * 2004-07-27 2007-06-26 Texas Instruments Incorporated Self correcting scheme to match pull up and pull down devices
US7242227B2 (en) * 2004-11-01 2007-07-10 Texas Instruments Incorporated Common mode stabilization circuit for differential bus networks
US9606948B2 (en) * 2012-12-05 2017-03-28 Texas Instruments Incorporated CAN bus edge timing control for dominant-to-recessive transitions
US9223736B2 (en) * 2013-05-03 2015-12-29 Nxp B.V. Devices and methods for an enhanced driver mode for a shared bus
DE102017213835A1 (de) * 2017-08-08 2019-02-14 Robert Bosch Gmbh Schwingungsreduktionseinheit für ein Bussystem und Verfahren zur Reduzierung einer Schwingneigung beim Übergang zwischen unterschiedlichen Bitzuständen
US10707867B2 (en) * 2017-10-27 2020-07-07 Texas Instruments Incorporated Bus driver with rise/fall time control
DE102018202165A1 (de) * 2017-12-22 2019-06-27 Robert Bosch Gmbh Teilnehmerstation für ein serielles Bussystem und Verfahren zum Senden einer Nachricht in einem seriellen Bussystem
US10615996B2 (en) * 2018-03-14 2020-04-07 Nxp B.V. Apparatuses and methods for switching communication modes of a transceiver circuit

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102177687A (zh) * 2008-10-09 2011-09-07 Nxp股份有限公司 总线驱动器电路
CN103282895A (zh) * 2010-11-05 2013-09-04 罗伯特·博世有限公司 以高数据率串行传输数据的装置和方法
CN104731742A (zh) * 2013-12-18 2015-06-24 英飞凌科技股份有限公司 具有改进的转变速度的总线驱动器电路
EP3217602A1 (en) * 2016-03-11 2017-09-13 Nxp B.V. A push pull ringing suppression circuit
DE102017213833A1 (de) * 2017-08-08 2019-02-14 Robert Bosch Gmbh Sende-/Empfangseinrichtung für ein Bussystem und Verfahren zur Reduzierung einer Schwingneigung beim Übergang zwischen unterschiedlichen Bitzuständen
CN109426196A (zh) * 2017-08-19 2019-03-05 恩智浦有限公司 控制器局域网（can）装置和用于操作can装置的方法

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